Ключи на биполярных транзисторах | Основы электроакустики

Как следует из рас­смотренного выше, быстродействие ключа можно увеличить, пе­реключив его током базы, временная диаграмма которого пред­ставляет на рис. 5-а.

Рис. 5-а.

В момент t₁ для ускорения процесса ключ включается большим током /_Б1, затем в момент времени t₂ ток уменьшается до значения /’_Б1, т. е. транзистор выводится на границу режима насыщения для уменьшения длительности рассасывания. В момент t₃ транзистор запирается большим базо­вым током /_Б2.

Ключ с форсирующей (ускоряющей) емкостью. Форму тока, близкую к оптимальной, можно получить, шунтировав резистор R конденсатором (рис. 5-б).

Рис. 5-б.

При появлении вход­ного напряжения в момент t₁ транзистор начинает открываться.

Рис. 5-в.

Базовый ток транзистора в первый момент замыкается через кон­денсатор, так как последний представляет собой малое сопроти­вление, близкое к короткому замыканию для скачка тока. Вслед­ствие этого в момент /₁ базовый ток имеет большое значение (рис.5-в):

/_Б1 =( и_вх – и_БЭ ) / Ru ,

где Ru — внутреннее сопротивление источника сигнала (например, выходное сопротивление предыдущего ключа); обычно Rи >> R.

Этот ток быстро заряжает барьерные емкости и накапливает заряд в базе транзистора. Благодаря большому току уменьшают­ся длительности задержки и фронта. По мере заряда кон­денсатора ток базы уменьшается до значения /’_Б1 = и_вх / R , определяемого сопротивлением R, ко­торое выбирается из условия насыщения. Благодаря этому к моменту окончания вход­ного импульса в базе накапливается сравнительно небольшой из­быточный заряд.

В момент t₃ окончания входного сигнала конденсатор С разряжает­ся через базу транзистора, создавая большой запирающий ток базы:

/_Б2 = U_C / R_И .

Этот ток ускоряет процессы рассасывания и выключения транзистора.

Емкость С не должна быть слишком малой, иначе длитель­ность всплесков токов будет меньше, чем длительность процессов переключения, которую они уменьшают. При этом про­цесс переключения будет протекать в основном при сравнительно малых токах базы, т. е. не будет ускоряться.

Нельзя выбирать ускоряющий конденсатор и слишком боль­шой емкости, поскольку в этом случае: во-первых, ток базы не ус­пеет уменьшиться до уровня /_Б2 к концу входного импульса и в базе накопится весьма большой избыточный заряд; во-вторых, конденсатор не будет успевать заряжаться до уровня входного импульса к моменту его окончания, процессы рассасывания и включения будут протекать медленнее.

Ключ с нелинейной обратной связью. Обеспе­чить большой базовый ток включения и одновременно уменьшить время рассасывания можно, используя схему ключа с отрицатель­ной обратной связью, в которой не допускается насыщенный режим работы транзистора. Особенно важно это при использовании вы­сокочастотных дрейфовых транзисторов, отличающихся тем, что у них время жизни неосновных носителей в режиме насыщения значительно больше, чем в активном режиме. Схема ненасыщен­ного ключа приведена на рис. 6.

Нелинейная отрицательная об­ратная связь осуществляется через диод VD. Состояние диода опре­деляется полярностью и величиной напряжения, действующим между анодом и катодом диода. В исходном состоя­нии диод закрыт за счет высокого положительного потенциала на катоде. Отрицательная обратная связь не действует.

Рис. 6.

При подаче большого входного сигнала и_вх = U₁, входной ток вначале течет через R₁ и R₂в базу транзистора, обеспечивая большой ток включения I_Б1. В процессе отпи­рания транзистора напряжение на коллекторе уменьшается от Ек, стремясь к 0, и в тот момент, когда напряжение меж­ду базой и коллектором уменьшаясь достигнет значения, равного падению напряжения от входного тока на R₂, диод VD открывается и часть входного тока будет протекать через диод и коллектор на землю в обход базы. В результате ток базы уменьшается до значения /’_Б1 ≤ /’_{Б нас}, и транзистор не входит в насыщение. Сопротивление R₂ выбирают таким, чтобы падение напряжения на нем за счет тока базы было больше падения напряжения на открытом диоде. В этом случае напряжение между коллектором и базой остается положительным, хотя и небольшой величины, и вхождение тран­зистора в насыщение предотвращается.

При изготовлении ключа методами микроэлектроники в цепи обратной связи иногда используются диоды Шотки, выполненные в едином технологическом процессе с интегральным транзистором также с барьером Шотки. Диод Шотки представляет собой пере­ход металл — полупроводник.

Для работы ключа с нелинейной обратной связью необходимо, чтобы диод, включенный параллельно коллекторному переходу транзистора, открывался при сравнительно малом напряжении, когда коллекторный переход еще закрыт. Это и обеспечивает ди­од с барьером Шотки.

В подобных ключах можно получить очень малые времена вы­ключения, поскольку транзисторы с барьером Шотки имеют, как правило, более высокие значения коэффициента усиления и более низ­кие значения неуправляемых токов.

II. МУЛЬТИВИБРАТОРЫ

ОБЩИЕ СВЕДЕНИЯ О МУЛЬТИВИБРАТОРАХ КАК РЕЛАКСАЦИОННЫХ ГЕНЕРАТОРАХ

Мультивибратор относится к релаксационным генераторам. Релаксационный генератор является источником колебаний, фор­ма которых отличается от синусоидальной. Релаксационные коле­бания бывают прямоугольные, пилообразные и т. д. Генераторы релаксационных колебаний используют для формирования оди­ночных импульсов и импульсных последовательностей, деления частоты, в качестве запускающих элементов, источников синхро­низирующего сигнала и т. д.

Колебательный процесс в релаксационном генераторе состоит в поочередном накоплении энергии от источника питания нако­пителем и выделении ее в виде тепла в резисторах схемы. Нако­питель переключается с процесса накопления на выделение энер­гии с помощью коммутирующего устройства при достижении оп­ределенного уровня энергии. Управление коммутирующим уст­ройством производится по цепи обратной связи. Таким образом, релаксационный генератор обязательно содержит источник энер­гии, накопитель, коммутирующее устройство и цепь обратной свя­зи. В качестве коммутирующего устройства обычно используют транзистор, работающий в ключевом режиме.

Релаксационный генератор может работать в одном из сле­дующих режимов: ждущем, автоколебательном, синхронизации и деления частоты.

В ждущем режиме генератор имеет состояние устойчивого и квазиустойчивого равновесия. Квазиустойчивым равновесием называют такое состояние генератора, при котором он, будучи вы­веденным из состояния равновесия, через некоторое время возвра­щается к этому состоянию благодаря внутренним процессам. Пе­реход из устойчивого равновесия в квазиустойчивое происходит под действием запускающих импульсов, а обратно генератор воз­вращается самопроизвольно через время, зависящее от парамет­ров генератора.

В автоколебательном режиме состояния устойчивого равнове­сия нет, а существует два состояния квазиустойчивого равнове­сия. В процессе работы генератор переходит из одного квазиус­тойчивого состояния в другое. Период колебаний определяется параметрами генератора.

В режиме синхронизации на релаксационный генератор дейст­вует внешнее синхронизирующее напряжение. Генератор имеет также два квазиустойчивых состояния, однако период колебаний определяется синхронизирующим сигналом.

Среди большого числа разнообразных релаксационных гене­раторов можно выделить два типа в зависимости от способа ор­ганизации обратной связи: мультивибраторы и блокинг-генераторы. Подобные генераторы широко применяются в импульсной тех­нике. Мультивибратор представляет собой двухкаскадное устрой­ство, обратная связь в котором образуется соединением выхода одного каскада со входом другого и, наоборот, с помощью кон­денсаторов. Блокинг-генератор — это устройство, обратная связь с выхода на вход которого осуществляется через импульсный трансформатор. Обратная связь в этих устройствах положительная.

ЖДУЩИЙ МУЛЬТИВИБРАТОР

Схема и принцип действия. Ждущий мультивибратор (иногда его называют одновибратором) предназначен для формирования одиночных импульсов заданной длительности. Форма импульсов близка к прямоугольной. Формирование импульса на выходе од­новибратора происходит только после подачи на вход запускаю­щего сигнала. До подачи запускающего сигнала мультивибратор находится в устойчивом состоянии, т. е. как бы ждет запуска, по­этому такой режим называют ждущим.

После подачи запускающего сигнала осуществляется переход в следующее состояние, называемое квазиустойчивым, так как в нем мультивибратор долго находиться не может, и через некото­рое время самостоятельно возвращается к устойчивому состоя­нию.

Принципиальная схема одновибратора с коллекторно-базовыми связями приведена на рис. 7,а.

Рис. 7-а.

Схема содержит два каска­да. Один из них, собранный на транзисторе VT1, представляет со­бой транзисторный ключ с форсирующей емкостью; R1 и C1 — элементы базовой, а R_к1— коллекторной цепи этого каскада. Вто­рой каскад, собранный на транзисторе VT2, служит усилителем с резистивно-емкостной (R2,C2) связью. Вход (базовая цепь) каж­дого из каскадов подключен к выходу (к коллектору) другого каскада. Такое включение каска­дов в мультивибраторе создает петлю положительной обратной связи.

На базу транзистора VT2 че­рез резистор R2 подается напря­жение от источника Ек — поло­жительной полярности. Выход­ной сигнал снимается с коллек­тора транзистора VT2. Элементы Сз, Rз, представляющие собой укорачивающую цепочку, сов­местно с диодом VD образуют цепь запуска.

Работа мультивибратора в ждущем режиме может быть раз­делена на три этапа: исходное состояние, рабочий период и пе­риод восстановления. Процессы, происходящие в мультивибрато­ре, иллюстрируют диаграммы на рис. 7,б.

Рис. 7-б.

Рис. 7-б.

Исходное устойчивое состояние. Транзистор VT2 открыт, a VT1 закрыт. Транзи­стор VT2, удерживается в откры­том состоянии током I_{Б 2}, созда­ваемым источником Ек и втекаю­щим в базу транзистора VT2 че­рез резистор R2. Этот ток равен: I_Б2 = (Ек— U_{БЭ НАС 2}) / R2. Сопротив­ление R2 выбрано таким, чтобы ток базы транзистора VT2 был больше тока базы на границе насыщения. По­этому транзистор VT2 насыщен. Напряжение на его коллекторе U_К2 име­ет небольшое остаточное значение.

При открытом и насыщенном транзисторе VT2 транзистор VT1 будет закрыт, если напряжение на его базе U_{Б 2} меньше поро­га открывания Un, т. е. U_{Б 2} < Un.

Напряжение U_{Б 1}, приложенное к базе VT1 складывается из остаточного напряжения U_КЭнас2 на коллекторе насыщенного транзистора VT2 и падения напряжения на R1 от тока /_КБ0 тран­зистора VT1. Напряжение определяют алгебраическим суммиро­ванием напряжений на элементах при обходе замкнутого контура от базы транзистора VT1 к его эмиттеру. Таким образом, VT1 за­крыт, если выполняется условие:

U_Б1 < U_П.

Это условие обеспечивают, подбирая параметры схемы ждущего мультивибратора.

Напряжение на коллекторе закрытого транзистора VT1 близко к Е_К. Конденсатор С2 заряжен до напряжения U_C2 ≈ Е_К – U_{БЭ НАС 2}(это напряжение определяется суммированием напряжений между коллектором и эмиттером и эмиттером и ба­зой VТ2, т. е. на элементах внешнего по отношению к конденса­тору контура при обходе его в направлении от левой обкладки к правой). Конденсатор C1 практически разряжен.

Запуск и опрокидывание. В момент t₁ на базу VT2 поступает импульс тока, формируемый цепью запуска. Под дейст­вием этого импульса транзистор VT2 закрывается, напряжение U_{К 2} на его коллекторе нарастает до значения, близкого к Ек. По­скольку это напряжение существенно превышает порог открывания Un транзистора VT1, последний открывается и входит в насы­щение, что обеспечивается соответствующим выбором сопротивле­ния R1. Таким образом, под действием импульса запуска VT1 от­крылся, а VT2 закрылся, т. е. произошло опрокидывание ждущего мультивибратора.

Короткие импульсы, необходимые для запуска, либо подаются на вход ждущего мультивибратора непосредственно от источника запускающих сигналов либо формируются с помощью цепи за­пуска из перепадов напряжения, подаваемого на вход устройства. Принцип действия цепи поясняют временные диаграммы, пред­ставленные на рис. 7,б.

Конденсатор С3 заряжается под действием высокого напряже­ния, подаваемого на вход в момент t=0. Поскольку диод VD в это время закрыт, положительный импульс, сформированный це­пью R3, С3 в базу транзистора VT2 не проходит, а замыкается через резистор R3. В момент t=t₁, когда на входе действует от­рицательный перепад напряжения, конденсатор С3 разряжается через открытый диод VD и входную цепь транзистора VT2, так как сопротивление резистора R3 выбирается много больше сум­мы сопротивлений открытого диода и входного сопротивления от­крытого транзистора. При этом образуется импульс обратного ба­зового тока, обеспечивающий быстрое закрывание VT2. Дальней­ший временной ход процессов в устройстве поясняют диаграммы, приведенные также на рис. 7,б. Итак, в момент t₁ под действием входного токового импульса транзистор VT2 закрывается.

Квазиустойчивое состояние. После отпирания VT1 в момент t₁ к эмиттерному переходу VT2 прикладывается обрат­ное напряжение U_{Б 2} = U_{КЭ НАС 1} – U_С2 (напряжение между базой и эмиттером транзистора VT2 определяется суммированием напря­жений вдоль внешнего по отношению к VT2 контура при обходе его от базы к эмиттеру).

Остаточное напряжение U_{КЭ НАС 1} на коллекторе насыщенного транзистора мало по сравнению с U_С2, поэтому, пренебрегая им, считают, что все напряжение U_С2 через открытый транзистор VT1 прикладывается к базе VT2, т. е. U_{Б 2} = – U_С2. Это напряжение удерживает транзистор VT2 в закрытом состоянии и после окон­чания импульса запуска. Ждущий мультивибратор в течение это­го времени находится в квазиустойчивом состоянии.

В этом состоянии конденсатор С2 перезаряжается частью коллекторного тока транзистора VT1, протекающего по цепи: конденсатор С2, резистор R2, источник Ек. В процессе перезаряда напряжение на конденсаторе изменяется от значения U_С2 = – E_K, стремясь к величине U_С2 = E_K. В соответствии с изменением напря­жения на конденсаторе меняется и напряжение U_{Б 2} на базе тран­зистора VT2. В момент времени t=t₂ напряжение на переза­ряжающемся конденсаторе С2 достигает порогового значения. Так как это напряжение приложено к базе VT2, то транзистор VT2 открывается и на его коллекторе вновь устанавливается низкое напряжение U_{КЭ НАС 2}. Вследствие этого транзистор VT1 закрыва­ется. Конденсатор C1 ускоряет процессы открывания и закрывания транзистора VT1 так же, как это происходит в транзисторном ключе с форсирующей емкостью. Таким образом, в момент t₂ про­исходит обратное опрокидывание ждущего мультивибратора, и ус­тройство возвращается в устойчивое состояние. На выходе (на коллекторе VT2) возникает импульс, длительность которого равна времени пребывания ждущего мультивибратора в квазиустойчи­вом состоянии, которое определяется временем перезаряда кон­денсатора С2 от напряжения Ек – U_{БЭ НАС 2} до напряжения U_П.

Восстановление. После возвращения в момент t₂ уст­ройства в устойчивое состояние начинается процесс восстановле­ния, в ходе которого устанавливаются напряжения, соответствую­щие исходному состоянию. Часть базового тока транзистора VT2, замыкаясь по цепи конденсатор С2, резистор Rк1 источник Ек, за­ряжает конденсатор С2. По мере роста напряжения U_С2 уменьша­ются зарядный ток, падение напряжения на резисторе Rк1 и напряжение U_К1 приближается к установившемуся значению Ек.

Следующий запуск устройства можно производить после того, как U_{К 1} = U_{С 2} приблизится к Ек с высокой точностью. В против­ном случае, если U_{С 2} окажется к моменту запуска существенно меньше Ек, то напряжение на базе транзистора VT2 будет сни­жаться с меньшего значения и, следовательно, раньше до­стигает нуля, раньше откроется транзистор, так как уменьшится длительность импульса t_И.

Проведенный анализ процессов, происходящих в ждущем мультивибраторе, позволяет сделать вывод о том, что он имеет все необходимые элементы релаксационного генератора: конден­сатор С2 выполняет роль накопителя энергии, которая рассеивается затем в результате разряда конденсатора; транзистор VT1, управ­ляемый по цепи обратной связи, переключает С2 с заряда на раз­ряд, т. е. служит коммутатором.

Длительность формируемого импульса равна времени, в тече­ние которого напряжение на базе закрытого транзистора VT2 из­меняется от исходного значения Eк в момент t₁ до значения Un в момент t₂ вследствие перезаряда конденсатора С2. Для инженерных расчетов принимают, что длительность выходного импульса равна:

t_И ≈ 0,7* R2* C2

Температурная нестабильность длительности импульса опреде­ляется в основном температурной нестабильностью входной харак­теристики транзистора и зависимостью /_КЭ0 от температуры.

При увеличении температуры входная характеристика кремние­вого транзистора смещается влево примерно на 2 мВ/ t °С. Это ведет к уменьшению Un, а значит, и длительности импульса. С другой стороны, ток /_КБ0 составляет часть разрядного тока конденсатора. С ростом температуры этот ток растет, что ведет к увеличению разрядного тока конденсатора. При этом напряжение на базе VT2 увеличивается с большей скоростью и раньше достигает Un. В ре­зультате длительность импульса также уменьшается. Поскольку основная составляющая тока разряда конденсатора замыкается через резистор R2, то с уменьшением сопротивления уменьшает­ся доля тока /_КБ0в общем разрядном токе, в этом случае влия­ние нестабильности тока /_КБ0 на длительность импульса будет меньше.

Время восстановления обусловлено процессом заряда конден­сатора С2, который начинается вслед за обратным опрокидывани­ем. Заряд конденсатора осуществляется током от источника Ек, протекающим через резистор R_К1, и происходит по экспонен­циальному закону с постоянной времени раной R_К1 * С2. По такому же закону изменяется напряжение на коллекторе первого транзисто­ра от начального значения U_{КЭ НАС} до значения, близкого к Ек.

Следующий запуск можно производить после того, как U_С2приблизится к установившемуся значению Ек – U_{БЭ НАС 2} с высо­кой точностью. В противном случае напряжение на базе транзис­тора VT2 будет нарастать с меньшего значения и, следова­тельно, раньше достигнет значения Un и откроется раньше VT2, т. е. уменьшится длительность t_И формируемого импульса. Время восстановле­ния принимают равным значению :

t_ВОСС = (4…5) * R_К1 * С2 .

Период следования им­пульсов запуска ждущего мультивибратора должен удовлетворять условию

T_ЗАП ≥ t_И t_ВОСС .

Амплитуда выходного импульса равна разности уровней напря­жения на коллекторе транзистора VT2 в закрытом и открытом со­стоянии. Когда транзистор VT2 открыт, U_{К 2} = U_{К 2 НАС}. В закрытом состоянии через R2 протекает ток базы насыщенного транзистора. Тогда в отсутствие нагрузки амплитуда выходного импульса:

U_M ≈ Ек .

Регулировать t_И можно изменением постоянной времени R2 * C2. Для этого надо изменять емкость С2 или сопротивление R2. Объясним это. С увеличением постоянной времени уменьшается скорость, с которой изменяется на­пряжение на базе VT2 в течение рабочего состояния. Напряжение U_{Б 2} позже достигает порогового значения Un, и длительность им­пульса возрастает. Этот метод можно применять при небольших пределах изменения tu, так как при увеличении R2 транзистор VT2 может выйти из насыщения, а при сильном умень­шении R2, наоборот, может вой­ти в глубокое насыщение, и ре­жим работы одновибратора нару­шится. Кроме этого, увеличение R2 ведет к росту температурной нестабильности, а увеличение ем­кости конденсатора С2 приводит к возрастанию времени восста­новления.

Другой способ регулировки состоит в изменении начального напряжения на конденсаторе времязадающей цепи. Данный спо­соб регулировки показан на рис. 8. Регулирующее напряжение Up на конденсаторе С2 подают через диод VD, причем Up < Eк.

В исходном состоянии диод VD открыт напряжением Ек и по­тенциал на коллекторе закрытого транзистора фиксируется на уровне Up. Разность Ек—Up падает на резисторе R_К2 из-за проте­кания через него тока открытого диода. Конденсатор С2 оказыва­ется заряженным до напряжения Uc2= Up — U_{БЭ НАС 2}. Таким обра­зом, после запуска мультивибратора напряжение на базе закрытого транзистора VT2 будет изменяться от значения Up — U_{БЭ НАС 2} , стремясь к Ек. (рис. 8,б). Чем меньше Up, тем раньше напряжение U_{Б 2} достигнет порогового значения Un и тем меньше длительность выходного импульса.

Рис. 8.

Наряду с регулированием длитель­ности выходного импульса в мультивибраторе (рис. 8,а) умень­шается длительность восстановления. Это явление поясняют вре­менные диаграммы, приведенные на рис. 8,б. После обратного опрокидывания устройства конденсатор С2 заряжается и напряже­ние на коллекторе транзистора VT1 растет, стремясь к Ек. Однако в тот момент, когда U_К1достигает значения, примерно равного Up, от­крывается диод и процесс восстановления заканчивается.

АВТОКОЛЕБАТЕЛЬНЫЙ МУЛЬТИВИБРАТОР

Схема и принцип действия. На рис. 9-а представлена схема автоколебательного мультивибратора, а на рис. 9-б — временные диаграммы, поясняющие его работу.

Мультивибратор состоит из двух каскадов на транзисторах VT1 и VT2. Причем вход каж­дого каскада (база) подключен через конденсатор к выходу дру­гого (к коллектору). Такое включение обеспечивает наличие пет­ли положительной обратной связи в то время, когда оба транзис­тора работают в активном режиме. Мультивибратор имеет все элементы, присущие релаксационному генератору: конденсаторы C1 и С2 являются накопителями энергии, транзисторы VT1 и VT2 выполняют роль коммутирующих устройств. Резисторы R1, R2 вхо­дят в цепи разряда конденсато­ров.

Первое квазиустойчи­вое состояние. Будем счи­тать, что к моменту t₁ мульти­вибратор перешел в очередное квазиустойчивое состояние, при этом VT1 закрылся, а VT2 от­крылся и вошел в насыщение. К этому моменту напряжение U_С1на конденсаторе C1 имело макси­мальное значение, равное Ек – U_{БЭ НАС 1} (конденсатор C1 заря­жен, а конденсатор С2 разряжен).

Рис. 9-а.

К базе транзистора VT1i через открытый VT2 прикладывает­ся напряжение U_Б1 ≈ – U_С1 (напряжение U_Б1 между базой и эмиттером транзистора VT1 определяется суммированием напряжения вдоль внешнего по отношению к транзистору контура при обходе его от базы к эмиттеру).

Таким образом, транзистор VT1 удерживается в закрытом со­стоянии под действием отрицательного напряжения с конденсато­ра C1, приложенного к базе. Транзистор VT2 остается открытым, поскольку в его базу поступает ток I_Б2 = I_R2 I_C2, где I_R2—состав­ляющая базового тока, протекающая через резистор R2, I_C2 — со­ставляющая базового тока, протекающая через R_К1 и С2. С момента t₁ начинаются два процесса — разряд C1 и заряд C2.

Разряд C1 в автоколебательном мультивибраторе аналогичен соответствующему процессу в квазиустойчивом состоянии ждуще­го мультивибратора.

Разряд конденсатора C1 осуществляется током I_C1, протекающим в цепи: положительный полюс источника Ек, резистор R1, конденса­тор C1, открытый переход коллектор—эмиттер транзистора VT2, земля, отрицательный полюс источника Ек.

Рис. 9-б.

Под действием этого тока, являющегося частью коллекторного тока транзистора VT2, конденсатор С2 стремится не просто разрядиться, а переза­рядиться до напряжения, близкого к Ек, но противоположной по­лярности. При этом напряжение на базе транзистора VT1, меняющееся так же, как и напряжение на C1, нарастает по экспо­ненте с постоянной времени R1 * C1 от минимального значения стремясь к значению Ек. В момент t₂, когда напряжение U_{Б 1} достигает порого­вого значения, транзистор VT1 открывается. Отрицательное напря­жение с зарядившегося конденсатора C2, примерно равное –Ек, через открытый VT1 прикладывается к базе VT2, вследствие чего VT2 закрывается и мультивибратор переходит в новое квазиус­тойчивое состояние.

Процесс заряда конденсатора С2, аналогичный процессу вос­становления в ждущем мультивибраторе, осуществляется под дей­ствием составляющей базового тока I_{С 2}. Составляющая I_{С 2} протекает в цепи: положительный полюс источника Ек, резистор R_К1, конденсатор С2, открытый переход база — эмиттер транзистора VT2, земля, отрицательный полюс ис­точника Ек и заряжает конденсатор С2. Напряжение на нем рас­тет по экспоненте с постоянной времени R_К1 * С2, стремясь к Ек. По такому же закону уменьшается ток заряда и создаваемое им напряжение на резисторе R_К1. При этом напря­жение U_К1 растет, стремясь к Ек. После окончания заряда конден­сатора С2, когда I_C2 = 0, транзистор VT2 продолжает оставаться открытым благодаря току , протекающему через R2. Процесс заряда конденсатора С2 определяет длительность фронта T_Ф1 выходного импульса, форми­руемого на коллекторе транзистора VT1. Поскольку сопротивление резистора R_К2 всегда бывает меньше сопротивления резистора R1, то заряд конденсатора С2 заканчивается раньше разряда C1 и время нахождения мультивибратора в квазиустойчивом состоя­нии определяется разрядом C1.

Второе квазиустойчивое состояние. В новом квазиустойчивом состоянии в мультивибраторе происходят процес­сы, аналогичные описанным выше, только в другой его части. Те­перь разряжается конденсатор С2 частью коллекторного тока транзистора VT1, протекающего по цепи Ек, R2, C2, VT1, -Ек. При этом напряжение на базе транзистора VT2 изменяется по эк­споненте с постоянной времени R2 * С2 (рис. 9,б). В момент t₃, когда напряжение U_{Б 2} достигнет значения Uп, вновь открывается транзистор VT2 и мультивибратор возвращается в первое квази­устойчивое состояние. В это же время заряжается конденсатор С1, частью базового тока транзистора VT1, протекающего по цепи C1, R_K2, Ек, VT1. Таким образом, автоколебательный мультивибратор периодически переходит из одного квазиустойчивого состояния в другое.

Как видно из временных диаграмм на рис. 9,б, напряжение на коллекторах транзисторов представляет собой последователь­ность импульсов положительной полярности, форма которых близка к прямоугольной.

Параметры формируемой импульсной последовательности. Рас­смотрим основные параметры импульсной последовательности, формируемой мультивибратором.

Процессы, определяющие длительность импульса в каждом квазиустойчивом состоянии мультивибратора, того же характера, что и в ждущем мультивибраторе. Поэтому выражения, описыва­ющие основные параметры ждущего мультивибратора, справедли­вы и в данном случае.

t_И1 ≈ 0,7* R1* C1 , t_И2 ≈ 0,7* R2* C2.

Период следования импульсов, как это видно из временных диаграмм на рис. 9,б, равен сумме длительности импульсов:

Т = t_И1 t_И2

Частота следования импульсов, генерируемых мультивибрато­ром,

F = 1 / T = 1 / (t_И1 t_И2).

Длительность фронта. Фронт выходного импульса имеет экспоненциальную форму в связи с тем, что зарядный ток времязадающего конденсатора протекает через резистор R_К за­крытого транзистора и создает падение напряжения на R_К, на­правленное встречно Ек. Поэтому напряжение на коллекторе не может сразу после запирания транзистора установиться на уров­не Ек. По мере заряда конденсатора ток заряда и создаваемое им напряжение на R_К уменьшаются, а напряжение на коллекторе закрытого транзистора стремится к установившемуся значению Ек с постоянной времени R_К * С, где С=С1 или С2, а R_К = R_К1или R_К2. Для инженерных расчетов считают, что длительность фронтов равна:

t_Ф1 ≈ 2,3 * R_К1 * С2 , t_Ф2 ≈ 2,3 * R_К2 * С2 .

Амплитуда импульсов в отсутствие нагрузки определяется раз­ностью уровней напряжения на коллекторах открытого и закры­того транзистора. Можно считать, что напряжение на коллекторе закрытого транзистора близко к Ек, а на коллекторе открытого примерно равно нулю, т. е.

U_М ≈ Ек .

РЕГУЛИРОВАНИЕ ЧАСТОТЫ АВТОКОЛЕБАТЕЛЬНОГО МУЛЬТИВИБРАТОРА

Поскольку частота колебаний автоколебательного мультивибратора выражается через длительность выходных импульсов, то для ее регулирования применимы те же методы, что и в ждущем мультивибраторе. При этом следует иметь в виду, что для сохра­нения неизменной скважности регулировку частоты необходимо осуществлять одновременным изменением t_И1 и t_И2 на одинаковое значение.

Способ регулировки частоты изменением постоянной времени времязадающих цепей имеет те же недостатки, которые отмеча­лись при изучении ждущего мультивибратора. Только увеличение емкости времязадающей цепи в данном случае ведет не к увели­чению времени восстановления, а к удлинению фронта выходного импульса. Плавное регулирование частоты мультивибратора мо­жет осуществляться по схеме, приведенной на рис. 10. В этом случае для создания смещения на базах транзисторов используется отдельный источник, напряжение которого можно регулиро­вать.

Рис. 10.

В процессе формирования выходного импульса напряжение на конденсаторе времязадающей цепи меняется по экспоненциаль­ному закону от Ек, стремясь к значению Un. С уменьшением Ecм должна уменьшаться скорость изменения напряжения на конден­саторе (рис. 10,б), это напряжение позже достигает нулевого значе­ния.

ОБЩИЕ СВЕДЕНИЯ

Генераторы линейно изменяющегося напряжения (ГЛИН) представляют собой электронные устройства, напряжение на вы­ходе которых в течение некоторого времени изменяется по линей­ному закону. Часто такое напряжение меняется периодически.

Если напряжение изменяется от меньшего значения к боль­шему (по абсолютному значению), то его называют линейно на­растающим, если от большего значения к меньшему, то — линей­но падающим. Периодически изменяющееся напряжение называют пилообразным. Подобные генераторы широко применяются в ап­паратуре связи, телевидении, радиолокации. Наиболее часто их используют для создания временной развертки луча в электрон­но-лучевых трубках осциллографов, телевизоров и т. п.

Другой важной областью применения пилообразного напряже­ния является преобразование напряжения во временной интервал в устройствах фазоимпульсной модуляции сигналов, при срав­нении токов и напряжений и при замене напряжения цифровым кодом и т. п.

В практически используемых схемах генераторов линейно из­меняющегося напряжения заложен принцип заряда и разряда кон­денсатора через резистор при подаче на вход перепада напряже­ния. Схемные варианты, реализующие этот принцип, различаются лишь методами улучшения параметров формируемого напряжения.

ПРОСТЕЙШИЙ ГЕНЕРАТОР ЛИНЕЙНО ИЗМЕНЯЮЩЕГОСЯ НАПРЯЖЕНИЯ

Простейшая схема ГЛИН приведена на рис. 12. Линейно из­меняющееся напряжение образуется при заряде конденсатора С через резистор Rк от источника Ек. Транзистор VT, работающий в ключевом режиме, переключает конденсатор с заряда на раз­ряд. Временные диаграммы, поясняющие работу простого ГЛИН, приведены на рис. 13. .

Рис. 12. Рис. 13.

В исходном состоянии до момента t₁ транзистор закрыт поро­говым напряжением Un, конденсатор С заряжен до напряжения Ек. В момент t₁ на его вход поступают импульсы положительной полярности. При поступлении первого импульса транзистор откры­вается и конденсатор разряжается через открытый транзистор. Длительность импульсов, отпирающих транзистор, устанавлива­ется такой, чтобы конденсатор мог разрядиться практически пол­ностью. В момент t₂ действие импульса заканчивается, транзи­стор запирается и начинается заряд конденсатора в цепи Ек, R_К, C, Ек с постоянной времени R_К * С. В этом случае выход­ная цепь генератора представляет собой удлиняющую RС-цепь, в которой напряжение источника является входным. Напряжение на выходе такой цепи меняется по экспоненциальному закону, стре­мясь к Ек.

Подаваемый в момент времени t₃ второй отпирающий импульс открывает транзистор и прерывает процесс нарастания напряже­ния на конденсаторе. Если интервал времени между отпирающи­ми импульсами значительно меньше постоянной времени заряда, то в промежутках между входными им­пульсами на выходе генератора формируется линейно нарастаю­щее напряжение. Выходное напряжение ГЛИН описывается выражением:

U_ВЫХ = U_C = Ек ( 1 – exp ( – t/Rк*С)).

Линейно-нарастающее напряжение характеризуется рядом ос­новных параметров. Рассмотрим их на примере напряжения, фор­мируемого простейшим ГЛИН. На рис. 13 поясняются некоторые из параметров: tпр—длительность прямого хода (время, в тече­ние которого происходит заряд конденсатора С через резистор R_К), to—длительность обратного хода (время восстановления) — время, в течение которого происходит разряд конденсатора С; T = tnp to — период повторения пилообразных импульсов; Um— амплитуда пилообразных импульсов; α—коэффициент нелиней­ности.

Известно, что линейная функция характеризуется постоянст­вом производной во всех ее точках. Поэтому отклонение от линей­ного закона можно оценивать коэффициентом нелинейности, оп­ределяемым как относительное изменение производной функ­ции, т. е.

α = [ (du_ВЫХ./dt)_НАЧ – (du_ВЫХ./dt)_КОН] / (du_ВЫХ./dt)_НАЧ .

В простейшем ГЛИН U_вых = Uс и это соотношение принима­ет вид:

α = [ (du_С./dt)_НАЧ – (duС_./dt)_КОН] / (du_С./dt)_НАЧ

где (du_С./dt)_НАЧи (duС_./dt)_КОН — скорость изменения напряжения на конденсаторе в начале и конце прямого хода.

Параметр α характеризует степень отклонения кривой напря­жения на конденсаторе от линейно-изменяющегося закона. Этот параметр может быть определен также через ток, протекающий через конденсатор в процессе заряда. Известно, что du_С /dt = I_c / C, подставляя это соотношение в предыдущее выражение получаем:

α = [ I_{C НАЧ} – I_{C КОН}] / I_{C НАЧ}

где I_{C НАЧ} и I_{C КОН} — токи, заряжающие конденсатор в начале и кон­це прямого хода.

Из полученного соотношения видно, что напряжение на кон­денсаторе будет изменяться по линейному закону в том случае, если ток, протекающий через конденсатор, в процессе его заря­да не меняется, т. е. I_{C НАЧ} = I_{C КОН}. Таким образом, степень нели­нейности определяется относительным изменением тока, протека­ющего через конденсатор, в процессе формирования линейного напряжения. Изменение же тока связано с тем, что по мере за­ряда конденсатора напряжение на нем меняется, вызывая измене­ние напряжения на Rк, а следовательно, и тока в цепи.

Пользуясь последней формулой, определим коэффициент α для простейшего ГЛИН. Пренебрегаем по сравнению с Ек падением напряжения на Rк от тока /кво. Тогда:

α ≈ Uм / Ек

где Uм — напряжение на зарядившемся кон­денсаторе к концу прямого хода. После несложных преобразование можно получить:

α ≈ tnp / τ .

Отсюда видно, что коэффициент нелинейности в простейшем ГЛИН можно уменьшить, увеличив τ_зар = Rк * С или уменьшив tпр. Объясняется это тем, что в обоих случаях уменьшается длитель­ность используемого участка экспоненты, а чем меньше использу­емый участок, тем он ближе к линейному.

Последней характеристикой линейно-изменяющегося напряже­ния является коэффициент использования напряжения источни­ка питания β, который показывает, насколько амплитуда пилооб­разного напряжения меньше амплитуды, до которой мог бы за­рядиться конденсатор:

β = Uм / Ек .

Сравнивая последние формулы для схемы простого генератора, мо­жно сделать вывод о том, что для нее α = β , т. е. коэффициент не­линейности равен коэффициенту использования. Это существен­ный недостаток простой схемы ГЛИН, поскольку уменьшение α приводит и к уменьшению β. Если, например, требуется обеспечить коэффициент нелинейности α = 1%, то амплитуда выходного на­пряжения будет составлять только 0,01Ек.

Значительно улучшить параметры ГЛИН можно используя операционные усилители с обратными связями, которые обладают очень большим коэффициентом усиления. Рассмотрим некоторые из них.

Принципи­альная схема ГЛИН с отрицательной обратной связью через емкость С формирующей цепи показана на рис. 14, а. Здесь и далее приводится условное изображение разрядного ключа SW.

а) б)

Рис. 14.

Заменив емкость С на Свн (14,б), получим схе­му простого ГЛИН, к выходу которого подключен ин­вертирующий усилитель с коэффициентом усиления К. На выходе усилителя параметры ГЛИН оказываются лучше в (1 К) раз:

α = tnp / τ * (1 К) .

Таким образом, введение глубокой обратной связи (К >>1) позволяет уменьшить коэффициент нелинейности в (1 К) раз при неизменном коэффициенте использо­вания β.

В схемах ГЛИН удобно применять современные опе­рационные усилители (К = 10⁴…10⁶) с высоким входным сопротивлением и большой скоро­стью нарастания выходного напряжения (до 80 В/мкс). Последний параметр ограничивает время восстановле­ния и период повторения ГЛИН.

Некоторым недостатком рассмотренной схемы ГЛИН с ООС может оказаться дрейф постоянной составляющей выходного напряжения операционного усилителя, поскольку он охвачен отрицательной обрат­ной связью только по переменному току.

От этого недостатка свободна схема ГЛИН (рис. 15), в которой ключ SW включен параллельноС,т.е. периодически замыкает выход уси­лителя на его инвертирующий вход. При этом в конце интервала выходное напряжение практически совпа­дает с напряжением на прямом входе усилителя.

Рис. 15.

ГЛИН С ПОЛОЖИТЕЛЬНОЙ ОБРАТНОЙ СВЯЗЬЮ

Практические схемы ГЛИН с положительной обрат­ной связью показаны на рис. 17. В первой из них (рис. 16) в качестве усилителя с К < 1 используется эмиттерный повторитель на транзисторе VT.

Рис. 16.

В схеме с операционным усилителем (рис. 17) ток фиксации Iф будет втекать в его выходную цепь. По­этому в схеме необходимо использовать современные операционные усилители с комплементарной парой вы­ходных эмиттерных повторителей. Для полученияК <1и устранения дрейфа выходного напряжения операцион­ный усилитель на рис. 17 охвачен отрицательной об­ратной связью по постоянному току (с выхода на ин­вертирующий вход), при которой его коэффициент пе­редачи становится равным:

Kп = K / (1 K),

где К — коэффициент усиления без обратной связи.

Рис. 17.

Благодаря большим значениям К операционных уси­лителей Kп в этом случае ближе к 1, чем в схеме с эмиттерным повторителем, и коэффициент нелинейно­сти значительно меньше.

Сравнивая качества ГЛИН с положительной и отрицательной обратной связью можно сказать, что сравни­ваемые схемы ГЛИН обеспечивают при равных услови­ях одинаково хорошие результаты.

В отличие от рас­смотренных выше схем в стабилизатор тока вводится обратная связь не по напряжению, а по току, что позво­ляет повысить внутреннее сопротивление стабили­затора. Эквивалентная схема ГЛИН (рис. 18) со­держит идеальный источник тока /, параллельно кото­рому включено внутреннее сопротивление переменному току R.

Рис. 18.

В ГЛИН со стабилизатором тока можно получить малые коэффициенты нелинейности.

Практическая схема ГЛИН со стабилизатором тока на транзисторе VT показана на рис. 19.

Рис. 19.

Конденсатор С заряжается коллекторным током транзистора. Отрицательная обратная связь по току создается за счет сопротивления Rэ. При большой глубине обратной связи, внут­реннее сопротивление стабилизатора Ri будет опреде­ляться выходной проводимостью транзистора в схеме «общая база» и может достигать значений 10⁶ – 10⁸.

Общий недостаток схем ГЛИН со стабилизатором тока — плохая нагрузочная способность, поскольку со­противление нагрузки оказывается включенным парал­лельно Ri и увеличивает коэффициент нелинейности.

IV. СИСТЕМЫ СЧИСЛЕНИЯ

По способу представления информации системы связи делятся на аналоговые и цифровые. Общие принципы построения таких систем и их особенности изучаются в соответствующих курсах. Цифровые системы в недалеком будущем займут главенствующее положение. Они состоят из импульсных и вычислительных устройств, осуществляющих усиление, генерирование, формирование, преобра­зование импульсных сигналов, используемых в системе. Вычислительные устройства выполняют функции хранения и обработки цифровой информации, преобразования информации из аналоговой формы представления в цифровую, и наоборот.

Система изображения любых чисел с помощью огра­ниченного числа символов называется системой счисле­ния. Используемые в системе счисления символы назы­ваются цифрами.

Существуют различные системы счисления, и от их особенностей зависит наглядность представления числа при помощи цифр и сложность выполнения арифметиче­ских операций. Если в системе счисления каждой цифре в любом месте числа соответствует одно и то же значе­ние — количественный эквивалент, то такая система счисления называется непозиционной. Таким образом, для непозиционных систем счисления местоположение цифры в записи числа не играет никакой роли.

Примером непозиционной системы счисления являет­ся римская система, в которой используются римские цифры I, V, X, L, С, М. Соответственно значение числа, например, CCXXIV вычисляется следующим образом: С=100, Х=10, V=5, I=1. При этом вес цифры не за­висит от ее местоположения в записи числа, а знак за­висит. Если цифра с меньшим весом стоит слева от циф­ры с большим весом, то ее знак —, а если цифра с мень­шим весом стоит справа от цифры с большим весом то ее знак . Общим недостатком непозиционных систем счисления являются трудности записи в таких системах больших чисел и трудности выполнения арифметических операций, поскольку для этого используются громоздкие правила. Поэтому в цифровой технике непозиционные системы практически не нашли применения.

В цифровой технике используются позиционные си­стемы счисления. Система счисления называется пози­ционной, если одна и та же цифра имеет различное зна­чение, которое определяется ее позицией в последова­тельности цифр, изображающей число. Это значение меняется в однозначной зависимости от позиции цифры по некоторому закону.

В десятичной системе основание р=10 и для записи чисел используется десять цифр: 0, 1, 2, …, 9. Каждая цифра числа занимает в нем определенный разряд, ко­торый имеет весовые коэффициенты для разрядов влево от запятой 10⁰, 10¹, 10²… и вправо от запятой 10^-1, 10^-2, 10^-3, …

Позиционные системы счисления имеют ряд преиму­ществ перед непозиционными. Основным преимущест­вом следует считать удобство выполнения таких ариф­метических операций, как сложение, вычитание, умно­жение, деление, извлечение корня и др. Поэтому в циф­ровой технике, как правило, применяются позиционные системы счисления. Выбор основания системы счисления зависит от физических элементов, на основе которых строится то или иное устройство. В цифровой технике широко используются элементы с двумя устойчивыми состояниями. В этих элементах различие между отдель­ными фиксированными состояниями носит качественный, а не количественный характер, благодаря чему пред­ставление чисел с их помощью может быть реализовано значительно надежнее, чем с помощью элементов, в ко­торых число четко различимых состояний превышает два. В частности, выполнение элемента с десятью четко раз­личимыми состояниями представляет собой сложную техническую задачу. Указанное обстоятельство явилось одной из главных причин распространения в цифровой технике позиционных систем с недесятичным основани­ем, в первую очередь двоичной, а также восьмеричной и шестнадцатеричной систем счисления.

Наибольшее распространение в цифровой технике имеет двоичная система счисления. В этой системе ис­пользуются только две цифры: 0 и 1. В двоичной си­стеме любое число может быть представлено последова­тельностью двоичных цифр:

N₂=a_m a_m-1 a_m-2……a₀ a_-1 a_-2 ,

где а_i , принимает значение либо 0, либо 1. Эта запись соответствует сумме степеней числа два, взятых с ука­занными в ней коэффициентами:

N₂= a_m 2^m a_m-1 2^m-1 a_m-22^m-2 …. a₀ 2⁰ a_-1 2^-1 a_-12^-2…

Вес разрядов, отсчитываемых влево от запятой, в целой части числа равен соответственно 1, 2, 4, 8, 16, …. вес же разрядов правее запятой в дробной части будет ½, ¼, и т.д. Например, число 11010,11₂ соответствует сле­дующему количеству:

11010,112= 1*2⁴ 1*2³ 0*2² 1*2¹ 0*2⁰ 1*1/2 1*1/4

которое, как следует из приведенного разложения его по степеням числа 2, равно десятичному числу 26,75₁₀. В восьмеричной системе счисления употребляется восемь цифр: 0, 1, 2, …, 7. Любое число в восьмеричной системе представляется последовательностью”

N₈=b_m b_m-1 b_m-2……b₀ b_-1 b_-2 ,

в которой цифры b_i могут принимать значения от 0 до 7. Вес разрядов целой части 1, 8, 64, 256, …, в дробной ча­сти 1/8, 1/64, 1/256. Например, восьмеричное число 756,2:

756,25₈ = 7* 8² 5*8¹ 6* 8⁰ 2.8^-1

равно десятичному числу 494, 328125₁₀.

В шестнадцатеричной системе счисления для изобра­жения чисел употребляется 16 цифр: 0… 15. При этом, чтобы одну цифру не изображать двумя символами, приходится вводить специальные обозначения для цифр больше девяти. В качестве шести символов обычно ис­пользуются буквы латинского алфавита А, В, С, D, Е, F, которым в десятичной системе соответствуют числа 10, 11, 12, 13, 14, 15. Таким образом, шестнадцатеричное число А7В,C8 соответствует следующему количеству:

A7B,C8₁₆= 10*16² 7*16¹ 11*16⁰ 12*16^-1 8*16^-2, равному десятичному числу 2683,78125₁₀.

ПЕРЕВОД ЧИСЕЛ ИЗ ОДНОЙ СИСТЕМЫ СЧИСЛЕНИЯ В ДРУГУЮ

Основания восьмеричной и шестнадцатеричной систем счисле­ния выражаются целой степенью двух (8=2³, 16=2⁴). Этим объ­ясняется простота преобразования чисел, представленных в этих системах, в двоичную систему счисления и обратно.

Для перевода чисел из восьмеричной системы счисления в двоичную достаточно каждую цифру восьмеричного числа пред­ставить трехразрядным двоичным числом. Например,

762,35₈=111 110 010, 011 101₂.

Перевод шестнадцатеричных чисел в двоичную систему счисле­ния достигается представлением цифр шестнадцатеричного числа четырехразрядными двоичными числами. Например,

А7В, С7₁₆=1010 0111 1011, 1100 0111₂ .

При обратном переводе чисел из двоичной системы в восьме­ричную или шестнадцатеричную системы счисления необходимо разряды двоичного числа, отсчитывая их от запятой влево и впра­во, разбить на группы по три разряда в случае перевода в вось­меричную систему или на группы по четыре разряда в случае пе­ревода в шестнадцатеричную систему счисления. Неполные край­ние группы дополняются нулями. Затем каждая двоичная группа представляется цифрой той системы счисления, в которую пере­водится число.

Большую сложность представляет перевод чисел из десятич­ной в двоичную и обратно. Метод, используемый для такого пере­вода, зависит от системы счисления, в которой проводятся ариф­метические операции, необходимые для перевода числа из одной системы счисления в другую. Если перевод осуществляется вруч­ную, то очевидно, операции будут выполняться в десятичной си­стеме счисления, если цифровым устройством, то арифметические операции будут выполняться над числами, представленными в двоичной системе счисления. Целая часть числа преобразуется точно, дробная часть — при­ближенно.

АРИФМЕТИЧЕСКИЕ ОПЕРАЦИИ В ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ

Основной операцией, которая используется в цифровых уст­ройствах при выполнении различных арифметических действий, является алгебраическое сложение (сложение, в котором могут участвовать как положительные, так и отрицательные числа). Вычитание легко сводится к сложению путем изменения знака вычитаемого на обратный. Операции умножения и деления так­же сводятся к сложению и некоторым логическим действиям. По­этому именно с операции сложения начнем рассмотрение способов выполнения арифметических операций.

При записи кода числа будем знак числа представлять 0 (для положительных чисел) и 1 (для отрицательных чисел). Именно такими цифрами в устрой­ствах, предназначенных для хранения чисел, принято фиксировать знак числа в специально выделяемых так называемых знаковых разрядах. Положение запятой в числе показывать не будем.

Сложение положительных чисел.

Сложение чисел в двоичной системе счисления выполняется на основе таблицы двоичного сложения:

0 0=0

0 1=1

1 0=1

1 1=10

Двузначная сумма в последнем случае означаете что при сложении двух двоичных цифр, равных 1, в каком-либо разряде двоичного числа возникает перенос в со­седний старший разряд. Этот перенос должен быть при­бавлен к сумме цифр, образовавшейся в соседнем раз­ряде.

При сложении двух многоразрядных двоичных чисел цифры разрядов суммы формируются последовательно, начиная с младшего разряда. Цифра младшего разряда суммы образуется суммированием цифр младших раз­рядов слагаемых. При этом кроме цифры разряда сум­мы формируется цифра переноса в следующий, более старший разряд, если оба младших разряда единицы. Таким образом, в разрядах, начиная со второго, могут суммироваться три цифры: цифры соответствующего разряда слагаемых и перенос, поступающий в данный разряд из предыдущего. Этот перенос равен 1 во всех случаях, когда результат суммирования цифр в разряде равен или больше 2, поскольку 2 является основанием системы счисления. При этом в разряд суммы записыва­ется цифра, на две единицы меньшая результата суммирования.

Пример сложения двух многоразрядных двоичных чисел:

1101101 — первое слагаемое

1001111 — второе слагаемое

0100010 — поразрядная сумма без учета переносов

1 11 1 — переносы

10111100— окончательная сумма.

Непосредственно под двумя слагаемыми записан ре­зультат поразрядного сложения без учета переноса. В тех разрядах, в которых оба слагаемых равны едини­це, поразрядная сумма равна 0. В этих разрядах обра­зовался перенос в соседний старший разряд, который от­мечен в следующей строке. В результате сложения стро­ки поразрядных сумм со строкою переносов получается окончательная сумма. При сложении подразрядной сум­мы с переносами удобно пользоваться следующим пра­вилом: если в результате поразрядного суммирования образовалась группа единиц, расположенных рядом, и в младший разряд этой группы поступает перенос 1, то он переводит все единицы этой группы в нули, а ближай­ший за рядом единиц 0 – в 1.

Вычитание двух чисел в двоичной системе выполняется на основе таблицы двоичного вычитания

0-0=0,

1-0= 1,

1-1=0,

10-1 = 1.

Если при поразрядном вычитании приходится вычитать из нуля в уменьшаемом единицу в вычитаемом, то делается заем в соседнем старшем разряде, т.е. едини­ца старшего разряда представляется как две единицы данного разряда. Вычитание в этом случае выполняется в соответствии с таблицей. Если в соседнем разряде или в нескольких старших разрядах стоят нули, то заем де­лается в ближайшем старшем разряде, в котором стоит единица. Эта единица представляется в виде суммы числа, состоящего из единицы во всех промежуточных раз­рядах, в которых находились нули, и двух единиц в дан­ном разряде. Далее производится поразрядное вычита­ние в соответствии с таблицей. Естественно, что необхо­димости в дополнительном заеме во всех промежуточных разрядах появиться не может.

В цифровой технике операция вычитания с использо­ванием заема практически не применяется (за исключе­нием отдельных устройств) и реализуется как алгеб­раическое сложение с применением специальных кодов для представления отрицательных чисел. При этом опе­рация вычитания сводится к операции простого арифме­тического сложения при помощи обратного и дополни­тельного кодов, используемых для представления отри­цательных чисел.

Обратный код отрицательных двоичных чисел может быть сформирован по следующему правилу: цифры всех разрядов, кроме знакового, заменяются на обратные (инвертируются) — единицы заменяются нулями, а нули единицами. В знаковый разряд ставится единица. Обрат­ное преобразование из обратного кода в прямой произ­водится по тому же правилу. При использовании обрат­ного кода операция вычитания реализуется как арифметическое сложение положительного числа, пред­ставленного в прямом коде, с отрицательным числом, представленным в обратном коде. Например, при вычи­тании из числа 0 10110 числа 1 01101 уменьшаемое пред­ставляется как положительное число в прямом коде 0 10110, а вычитаемое — как отрицательное число в обратном коде 1 10010. В представлении чисел знаковые разряды выделены подчеркиванием. При выпол­нении операции арифметического сложения над этими числами получаем алгебраическую сумму:

0 10110 — первое слагаемое в прямом коде,

1 10010 — второе слагаемое в обратном коде,

10 01000

1

0 01001 — сумма в прямом коде.

Перенос, возникающий из знакового разряда, при использовании обратного кода должен прибавляться в младший разряд суммы. В данном примере уменьшае­мое по модулю больше вычитаемого, поэтому алгебраи­ческая сумма положительная и представлена в прямом коде. Если уменьшае­мое по модулю меньше вычитаемого результатом сложения будет отрицательное число и оно будет представлено в обратном коде.

Дополнительный код отрицательных двоичных чисел может быть сформирован по следующему правилу: циф­ры всех разрядов, кроме знакового, инвертируются, и в младший разряд прибавляется единица. Дополнитель­ный код может быть получен и из обратного путем при­бавления единицы к младшему разряду обратного кода. При этом в знаковый разряд отрицательного числа в до­полнительном коде ставится единица. Обратное преоб­разование из дополнительного кода в прямой произво­дится по тому же правилу.

При использовании дополнительного кода для вычи­тания двоичных чисел из предыдущего примера получим:

0 10110 — первое слагаемое в прямом коде,

1 10011 — второе слагаемое в дополнительном коде,

0 01001 — сумма в прямом коде.

При сложении складываются цифры знаковых раз­рядов с отбрасыванием возникающего из этого разряда переноса. Алгебраическая сумма, полученная в результате сложения, является положительным числом и по­этому представлена в прямом коде. Если уменьшае­мое по модулю меньше вычитаемого результатом сложения будет отрицательное число и оно будет представлено в дополнительном коде.

Умножение двоичных многоразрядных чисел включа­ет в себя две операции — определение знака произведения и определение его абсолютной величины. Знаковый раз­ряд может быть получен суммированием цифр знаковых разрядов сомножителей без формирования переноса:

0 0=0,

0 1=1,

1 0=1,

1 1= 0 – без формирования переноса.

При несовпадении цифр получается 1, что соответст­вует знаку произведения двух сомножителей с разными знаками.

Абсолютная величина значения произведения опре­деляется путем перемножения чисел без учета их зна­ков. Перемножение многоразрядных двоичных чисел производится на основе таблицы двоичного умножения

0х0=0,

0х1=0,

1х0=0,

1х1=1.

При умножении двух двоичных чисел множимое по­следовательно умножается на каждую цифру множите­ля, начиная либо с младшей, либо со старшей, и для учета веса соответствующей цифры множителя сдвига­ется либо влево, если умножение производится, начиная с младшего разряда множителя, либо вправо, если ум­ножение производится, начиная со старшего разряда множителя, на такое число разрядов, на которое соот­ветствующий разряд множителя сдвинут относительно младшего или старшего разряда.

Получающиеся в результате умножения и сдвига частичные произведения после суммирования дают пол­ное произведение. Особенность умножения двоичных чисел состоит в том, что частичное произведение может быть либо сдвинутым на соответствующее число разря­дов множимым, если соответствующая цифра множите­ля равна 1, либо нулем, если соответствующая цифра множителя равна 0:

10111 — множимое,

*

1101 — множитель

10111 — первое частичное произведение

00000 — второе частичное произведение

10111 — третье частичное произведение

10111 — четвертое частичное произведение

100101011 —- произведение

Тот же результат можно получить при умножении, начиная со старших разрядов множителя и сдвигая частичные произведения вправо.

В цифровых устройствах процессу суммирования час­тичных произведений придают последовательный харак­тер: формируется одно из частичных произведений, к не­му с соответствующим сдвигом прибавляется следующее частичное произведение, к полученной сумме прибавля­ется с соответствующим сдвигом очередное частичное произведение, и т. д., пока не окажутся просуммирован­ными все частичные произведения и не будет получено полное произведение.

При таком методе все частичные произведения сум­мируются с требуемыми сдвигами друг относительно друга, благодаря чему образуется ранее приведенный результат умножения этих чисел.

Если требуется сохранить все разряды в произведе­нии, то в разрядной сетке устройства должно быть преду­смотрено число разрядов, равное сумме числа разрядов множимого и множителя. Однако при умножении дроб­ных чисел часто в произведении требуется иметь то же число разрядов, что и в множимом. В таком приближен­ном представлении результата не фиксируются цифры разрядов при сдвигах. Таким образом, цифры младших разрядов ока­жутся потерянными и будет получен приближенный ре­зультат. Далее отбрасывается последний из разрядов, и если этот разряд содержит 1, то 1 прибав­ляется к следующему разряду для округления результа­та.

Если множимое, или множитель, или оба вместе со­держат и целую и дробную части, то запятые в множи­мом и множителе не учитываются, они умножаются как два целых числа и от полученного произведения справа отделяются запятой m n разрядов, где n — число дроб­ных разрядов множимого, a m — число дробных разря­дов множителя.

Деление двоичных многоразрядных чисел включает в себя две операции—определение знака частного и оп­ределение его абсолютной величины.

Знаковый разряд частного может быть получен, как и знаковый разряд произведения, суммированием цифр знаковых разрядов делимого и делителя без формирова­ния переноса. Абсолютная величина частного определя­ется делением чисел без учета их знаков.

Деление начинается с того, что от делимого слева от­деляется группа разрядов, причем количество разрядов в этой группе должно либо равняться количеству раз­рядов в делителе, либо быть на один разряд больше. Если отделение такой группы возможно, в старший раз­ряд частного записывается 1, в противном случае в раз­ряд единиц частного записывается нуль. Если выявилось, что частное содержит целую часть, то образуется новая группа разрядов путем вычитания из выделенной группы делителя и приписывания к разности очередной цифры делимого. Если в результате получилось число, превы­шающее делитель, то в частное записывается 1, в про­тивном случае следующая цифра будет равна 0.

В дальнейшем выполняется ряд одинаковых циклов. Если последняя цифра частного была равна 1, то новая группа образуется вычитанием делителя из предыдущей группы и приписыванием очередной цифры делимого. Если последняя цифра частного 0, то для образования новой группы достаточно приписать к предыдущей груп­пе очередную цифру делимого. Последняя цифра целой части частного получается тогда, когда после определе­ния очередной цифры частного 1 или 0 в делимом не останется больше цифр для того, чтобы приписывать их к разности между предыдущей группой и делителем или ь самой предыдущей группе. После этого начинается выделение дробных членов частного. Оно отличается от вычисления целых членов только тем, что вместо очеред­ных цифр делимого к предыдущим группам приписыва­ются нули.

В цифровых устройствах при выполнении операции деления так же, как и при выполнении операции алгеб­раического сложения, используется дополнительный и модифицированный коды.

ФОРМЫ ПРЕДСТАВЛЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ И ПЛАВАЮЩЕЙ ТОЧКАМИ

В вычислительной технике применяют две формы представ­ления чисел: с фиксированной точкой (запятой) и с пла­вающей точкой (запятой). Эти формы называют также соответственно естественной и полулогарифмической. Множество чисел, которые могут быть изображены с по­мощью n двоичных разрядов, представляет собой на числовой оси ряд из 2ⁿ равностоящих точек с дискрет­ностью, т. е. расстоянием между точками, равной весу младшего разряда, который заполняет некоторую об­ласть между Nmin и Nmax. Любое число между Nmin и Nmax может быть изображено с абсолютной погрешно­стью, не превышающей половины младшего разряда. Относительная погрешность зависит от абсолютной ве­личины числа и может меняться в широких пределах.

Представление числа таким способом называется представлением с фиксированной точкой. Такое название связано с тем, что точка, отделяющая дробную часть от целой, фиксируется в определенном месте относительно разрядов числа. Обычно точка находится или перед старшим разрядом, или после младшего. В первом слу­чае могут быть представлены только числа по модулю меньшие единицы, а во втором случае—только целые числа. На рис. 20,а показаны примеры форматов для представления двоичных чисел с фиксированной точкой. Для кода знака выделяется знаковый разряд — обычно крайний слева. В знаковом разряде 1 соответствует ми­нусу, а 0 — плюсу. На рис. 20,а показан формат для числа с точкой, фиксированной перед старшим разрядом. В этом формате могут быть представлены числа — пра­вильной дроби с точностью до 2^-(n-1). При этом диапа­зон представления чисел будет

2^-(n-1) < | N | < 1 – 2^-(n-1).

Если точка фиксирована справа от младшего разряда, то при п разрядах можно представить целые числа в ди­апазоне

1< | N | < 2^-(n-1) – 1.

По сравнению с выполнением действий над дробны­ми числами использование целочисленной арифметики позволяет более экономно расходовать оборудование, так как для достижения требуемой точности нет необ­ходимости учитывать большое количество младших разрядов, как это имеет место при оперировании пра­вильными дробями. Кроме того, выравнивание по млад­шим разрядам уменьшает вероятность возникновения пе­реполнения разрядной сетки, т.е. появления результата, превышающего максимально допустимый при данном числе разрядов.

Кроме способа представления чисел с фиксированной точкой широкое распространение получил другой способ — представление чисел с плавающей точкой.Приэтом число представляется в виде:

N = ±q, ±m,

что соответствует следующей записи:

N = р^±q (± m),

где р — основание системы счисления; q — целое число, выражающее порядок числа N; m — мантисса числа, причем всегда выполняется неравенство |m| < 1 (рис. 20, б). Запись числа в таком виде называется полулогарифмической потому, что в логарифмической форме представляется не все число, а только его часть р^±q. При полулогарифмической записи положение точки в мантиссе m опреде­ляется величиной порядка q. С изменением порядка в большую или меньшую сторону точка перемещается влево или вправо, т. е. «плавает» в изображении числа.

а)

б)

Рис. 20.

Представление числа в форме р^±q (± m) не является однозначным, так как его значение не изменится при за­писи в разрядах мантиссы числа m*q_k вместо m и числа (q—k) в разрядах порядка вместо q. Поэтому на изо­бражение числа в форме с плавающей точкой наклады­вается еще одно дополнительное условие, чтобы незави­симо от значения числа абсолютная величина мантиссы изменялась в узких пределах. Число, представленное в записи р^±q (± m), называется нормализованным, если мантисса удовлетворяет условию

1 > | т | > 1/р,

т. е. если старший разряд мантиссы в системе счисления с основанием р отличен от нуля.

Операция преобразования ненормализованного чис­ла в нормализованное называется нормализацией. Для выполнения операции нормализации под знак числа от­водится два разряда. Если нормализованное двоичное число положительно, то в старшем цифровом разряде должна стоять 1, а если оно отрицательное —то 0. Со­четание 01 и 10 в знаковом и старшем цифровых разря­дах означает выполнение одного из условий нормализа­ции

1/2 < | m | ,

а сочетание 00 и 11 в этих же разрядах — нарушение этого условия. Для нормализации числа в данном слу­чае следует повторять цикл сдвига цифровой части вле­во на один разряд (умножение на 2) с одновременным вычитанием единицы из порядка (деление на 2) до тех пор, пока не начнет выполняться условие нормализации.

Нормализацию можно осуществить сдвигом мантиссы вместе со знаком на один разряд вправо с одновремен­ным добавлением единицы к порядку.

При выполнении действий над числами с плавающей точкой определенные операции выполняются как над мантиссами, так и над порядками. Для упроще­ния операций над порядками их сводят к действиям над целыми положительными числами — без знака, приме­няя представление чисел с плавающей точкой со сме­щенным порядком. В случае представления числа с пла­вающей точкой со смещенным порядком к его порядку q прибавляется целое число — смещение

М = 2^k, где k — число двоичных разрядов, используемых для моду­ля порядка. Смещенный порядок

q_см = q М

будет всегда положительным. Для его представления необходимо такое же число разрядов, как и для модуля и знака порядка q. Важная особенность смещенных по­рядков состоит в том, что если для порядков p₁ и p₂, представляющих собой целые числа со знаками, выпол­няется соотношение p₁ > p₂, то и для положительных це­лых чисел соответствующих смещенных порядков p_{1 см} и р_{2 см} также будет выполняться соотношение р_{1 см} > р_{2 см}.

Точность вычислений при представлении чисел с плавающей точкой определяется числом разрядов ман­тиссы. При фиксированном числе разрядов мантиссы любая величина мантиссы представляется с наиболее возможной точностью нормализованным числом.

Диапазон представимых чисел при использовании форм записи с фиксированной и плавающей точками в случае одной и той же системы счисления и при рав­ном количестве разрядов, используемых для записи чи­сел, будет различным. Диапазон чисел, представимых в n разрядах в представлении с фиксированной точкой,

P^m < | N | < р^l — р^m при l m = n,

где l — число разрядов, отведенных для представления целой части числа; m — число разрядов, используемых для записи дробной части.

При использовании формы записи числа с плавающей точкой диапазон представимых чисел будет

P ^–pn < N < ( 1 — p^-m) p^pn

где q — количество разрядов, отводимых для записи по­рядка, а m — для записи мантиссы.

Из сравнения этих двух соотношений вытекает, что при одинаковом числе разрядов форма представления числа с плавающей точкой обеспечивает более широкий диапазон чисел.

ПОНЯТИЕ О ЛОГИЧЕСКОЙ ФУНКЦИИ И ЛОГИЧЕСКОМ УСТРОЙСТВЕ

Для обозначения различных предметов, понятий, действий поль­зуются словами. Слова строятся из букв, которые берутся из не­которого их набора, называемого алфавитом.

В цифровой технике для тех же целей пользуются кодовыми словами. Особенность этих слов состоит в том, что все они имеют одинаковую длину (т. е. представляют собой последовательность букв одинаковой длины) и для их построения используется про­стейший алфавит, состоящий лишь из двух букв. Эти буквы при­нято обозначать символами 0 и 1. Таким образом, кодовое слово в цифровой технике есть последовательность символов 0 и 1 опреде­ленной длины, например 10111011. Такими словами могут пред­ставляться и числа, в этом случае 0 и 1 совпадают по смыслу с обычными арабскими цифрами. При представлении кодовым сло­вом некоторой нечисловой информации, чтобы отличать буквы 0 и 1 от цифр, будем эти буквы называть соответственно логическим нулем и логической единицей.

Если длина кодовых слов составляет n разрядов, то можно по­строить 2ⁿ различных комбинаций — кодовых слов. Например, при n=3 можно построить 2³ = 8 слов: 000, 001, 010, O11, 100, 101, 110, 111.

Информация, которая передается между отдельными узлами (блоками) сложного цифрового устройства, представляется в ви­де кодовых слов. Таким образом, на входы каждого узла поступа­ют кодовые слова, на выходе узла образуется новое кодовое сло­во, представляющее собой результат обработки входных слов. Вы­ходное слово зависит от того, какие слова поступают на входы уз­ла. Поэтому можно говорить, что выходное слово есть функция, для которой аргументами являются входные слова. Для того что­бы подчеркнуть особенность таких функций, состоящую в том, что сама функция и ее аргументы могут принимать значения лог. 0 и лог. 1, будем эти функции называть функциями алгебры логики (ФАЛ).

Устройства, предназначенные для формирования функций ал­гебры логики, в дальнейшем будем называть логическими устрой­ствами или цифровыми устройствами.

Цифровые устройства (либо их узлы) можно делить на типы по различным признакам.

По способу ввода и вывода кодовых слов различают логические устройства последовательного, параллельного и смешанного дей­ствия.

На входы устройства последовательного действия символы ко­довых слов поступают не одновременно, а последовательно, сим­вол за символом (в так называемой последовательной форме). В такой же последовательной форме выдается выходное слово.

На входы устройства параллельного действия все n символов каждого входного кодового слова подаются одновременно (в так называемой параллельной форме). В такой же форме образуется на выходе выходное слово. Очевидно, при параллельной форме приема и выдачи кодовых слов в устройстве необходимо иметь для каждого разряда входного (выходного) слова отдельный вход (выход).

В устройствах смешанного действия входные и выходные ко­довые слова представляются в разных формах. Например, вход­ные слова — в последовательной форме, выходные — в параллель­ной. Устройства смешанного действия могут использоваться для преобразования кодовых слов из одной формы представления в другую (из последовательной формы в параллельную или наобо­рот).

По способу функционирования логические устройства (иихсхемы) делят на два класса: комбинационные устройства (и со­ответственно комбинационные схемы) и последовательностные уст­ройства (последовательностные схемы).

В комбинационном устройстве (называемом также автоматом без памяти) каждый символ на выходе (лог. 0 или лог. 1) опре­деляется лишь символами (лог. 0 или лог. 1.), действующими в дан­ный момент времени на входах устройства, и не зависит от того, какие символы ранее действовали на этих входах, В этом смысле комбинационные устройства лишены памяти (они не хранят све­дений о прошлом работы устройства).

В последовательностных устройствах (или автоматах с памя­тью) выходной сигнал определяется не только набором символов, действующих на входах в данный момент времени, но и внутрен­ним состоянием устройства, а последнее зависит от того, какие наборы символов действовали во все предшествующие моменты времени. Поэтому можно говорить, что последовательностные уст­ройства обладают памятью (они хранят сведения о прошлом ра­боты устройства).

Рассмотрим примеры комбинационного и последовательностного устройств.

Пусть устройство предназначено для формирования на выходе сигнала, определяющего совпадение сигналов на вхо­дах: на выходе формируется лог. 1 в случаях, когда на обоих вхо­дах действует лог. 1 либо на обоих входах действует лог. 0; если на одном из входов действует лог. 1, а на другом—лог. 0, то на выходе устройства образуется лог. 0. Такое устройство являет­ся комбинационным, в котором значение формируемой на выходе логической функции определяется лишь значениями ее аргумен­тов в данный момент времени.

Рассмотрим другой пример. Счетчик подсчитыва­ет импульсы. В каждый момент времени его состояние соответст­вует числу поступивших на вход импульсов. Выходная информа­ция определяется тем, каково было состояние счетчика до данно­го интервала времени и поступает или нет на вход импульс в этом интервале времени. Таким образом, данное устройство является последовательностным устройством.

ЭЛЕМЕНТАРНЫЕ ЛОГИЧЕСКИЕ ФУНКЦИИ

В классической математике для задания функции обычно ис­пользуются два способа: аналитический (запись формулой) и таб­личный (таблицами значений функции, какие приводятся, напри­мер, в справочниках). Подобными же способами могут задаваться логические функции.

При использовании табличного способа задания логических функций строится так называ­емая таблица истинности, в которой приводятся все возможные сочетания значений аргументов и соответствующие им значения логической функции. Так как число таких сочетаний конечно, таб­лица истинности позволяет определять значение функции для лю­бых значений аргументов (в отличие от таблиц математических функций, которые позволяют задавать значения функции не для всех, а лишь для некоторых значений аргументов).

Таблица истинности функций двух аргументов представлена в табл. 1. Существует всего четыре функции одного аргумента.

Таблица 1.

Если число аргументов функ­ции равно n, то число различных сочетаний (наборов) значений ар­гументов составляет 2ⁿ, а число различных функций п аргумен­тов—2²ⁿ. Так, при n=2 число наборов значений аргументов равно 2²=4, число функций 2⁴=16. Таблица истинности логических функций двух аргументов представлена в табл. 2.

Таблица 2.

Возможен и аналитический способ записи логической функ­ции. В обычной математике аналитический способ представления функции предполагает запись функции в виде математического вы­ражения, в котором аргументы функции связываются определен­ными математическими операциями. Подобно этому аналитиче­ский способ задания логической функции предусматривает запись функции в форме логического выражения, показывающего, какие и в какой последовательности должны выполняться логические операции над аргументами функции.

Функции одного аргумента (табл. 1) представляются следу­ющими выражениями:

f1(x) = 0 (константа 0); f2(x)=x;

f3(х) = f4(х) = 1 (константа 1).

Устройства, реализующие функции f1(x), f2(x) и f4(x), оказы­ваются тривиальными. Таким образом, из всех функций одного аргумента практический ин­терес может представлять лишь функция f3(х), которую называют инверсией или логическое НЕ.

Из таблиц истинности функций f0 – f15 (табл. 2) наиболее широко используемыми являются:

f1(x1,x2) = x1*x1 – конъюнкции, логическое произведение, И;

f7(x1,x2) = x1 x2 – дизъюнкции, логическое сложение, ИЛИ;

f14(x1,x2) = – логическое ИЛИ-НЕ;

f14(x1,x2) = – логическое И-НЕ.

Остальные из приведенных в табл. 2 функций либо не используются, либо используются редко.

В дальнейшем функции одного и двух аргументов будем назы­вать элементарными логическими функциями, имея в виду, что логические выражения этих функций, содержащие не более одной логической операции, элементарны.

Свойства конъюнкции, дизъюнкции и инверсии.

Конъюнкция переменных х1 и х2 равна лог. 1 в том случае, ког­да и x1 и x2 равны лог. 1 (отсюда возникло название операции ло­гическое И).

Дизъюнкция переменных х1 и x2 равна лог. 1, если или х1 или x2 равны лог. 1 (отсюда понятно возникновение названия опера­ции логическое ИЛИ).

В тех случаях, когда число переменных больше двух, конъюнк­ция их равна лог. 1 при равенстве лог. 1 всех переменных; дизъ­юнкция равняется лог. 1, если хотя бы одна из них равна лог. 1.

В математике установлен определенный порядок выполнения операций в сложном выражении. Например, вначале выполняется операция умножения и затем операция сложения. Если требуется изменить этот порядок, ис­пользуются скобки.

Подобно этому и для сложного логического выражения уста­новлен определенный порядок выполнения операций: вначале вы­полняются операции инверсии, затем операции конъюнкции и в по­следнюю очередь операции дизъюнкции. Например, запись логиче­ского выражения х1 х2*x3 x4*x2 предполагает, что при вычисле­нии выражения

вначале выполняется операция инверсии х3, затем операции конъюнкции и в последнюю очередь — операции дизъюнкции. А если требуется нарушить это правило, используются скобки. В этом случае вначале выполняются операции в скобках (а если одни скобки вложены в другие, то вначале выполняются операции в самых внутренних скобках).

Операции конъюнкции и дизъюнкции обладают рядом свойств:

сочетательный закон : x1*(x2*x3) = (x1*x2)*x3

x1 (x2 x3) = (x1 x2) x3;

переместительный закон: x1*x2 = x2*x1

x1 x2 = x2 x1;

распределительный закон: x1 (x2*x3) = (x1 x2) * (x1 x3).

Легко убедиться в справедливости следующих выражений:

1*х=х; х*х=х; 1 x=1; х х=х;

0*х=0; ; 0 х=х; .

Кроме того, существуют так называемые формулы де Моргана:

Можно сформулировать следующее правило применения фор­мул де Моргана к сложным логическим выражениям. Инверсия любого сложного выражения, в котором аргументы (либо их ин­версии) связаны операциями конъюнкции и дизъюнкции, может быть представлена тем же выражением без инверсии с изменением всех знаков конъюнкции на знаки дизъюнкции, знаков дизъюнкции на знаки конъюнкции и инверсией всех аргументов.

ПОЛНЫЕ СИСТЕМЫ ФУНКЦИИ АЛГЕБРЫ ЛОГИКИ.

Очевидно, могут быть построены простейшие логические эле­менты, реализующие элементарные логические функции двух пе­ременных f0,…, f15. Сложные логические функции могут быть по­строены последовательным выполнением функциональных зависи­мостей, связывающих пары переменных.

Следовательно, имея элементы, осуществляющие элементарные операции f0,…, f15 можно выполнить любую сложную логическую операцию. Такую систему функций можно назвать полной систе­мой, или базисом. Условие наличия 16 различных типов логиче­ских элементов, каждый из которых реализует одну из 16 элемен­тарных функций /о,…, /is, является достаточным для синтеза логи­ческого устройства любой сложности, но оно не является необхо­димым, т. е. при синтезе можно ограничиться меньшим набором элементарных функций, взятыхf0,…, f15.

Последовательно исключая из базиса функции, можно получить так называемый минимальный базис. Под минимальным базисом понимают такой набор функций, исключение, из которого любой функции превращает полную систему функций в неполную.

Возможны различные базисы и минимальные базисы, отличаю­щиеся друг от друга числом входящих в них функций и видом этих функций. Выбор того или иного базиса для синтеза логиче­ских устройств связан с тем, насколько просто, удобно и экономич­но технически выполнить элементы, реализующие входящие в ба­зис функции, и в целом все логическое устройство.

Как показано выше, с помощью логических операций конъюнк­ции (И), дизъюнкции (ИЛИ) и инверсии (НЕ) можно выразить любую другую из элементарных функций f0,…, f15. Следователь­но, эта совокупность логических функций образует базис. Это оз­начает, что любая логическая функция, как бы сложна она ни бы­ла, может быть представлена через логические операции И, ИЛИ, НЕ. Иначе, можно построить любое логическое устройство, имея лишь три типа логических элементов, выполняющих операции И, ИЛИ,НЕ.

Однако, базис И, ИЛИ, НЕ не является минимальным. Из этой сово­купности функций можно исключить функцию И либо функцию ИЛИ и оставшийся набор функций будет удовлетворять свойствам базиса. Действительно, если исключить функцию И, то операцию И можно выразить через оставшиеся операции ИЛИ и НЕ. Чтобы показать это, нужно дважды проинвертировать конъюнкцию и применить затем правило де Моргана.

Хотя операцию И и можно выразить через операции ИЛИ и НЕ, но это сложно (требуется выполнение трех операций инверсии и одной операции ИЛИ), поэтому на практике используется неми­нимальный базис, включающий в себя все три функции И, ИЛИ, НЕ.

В настоящее время базис И, ИЛИ, НЕ обычно используется при начальной стадии проектирования устройств для построения функциональной схемы. Для реализации устройств обычно исполь­зуются базисы И-НЕ либо ИЛИ-НЕ. Элементы этого базиса широ­ко выпускаются промышленностью в интегральном исполнении.

ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ ОБЩИЕ СВЕДЕНИЯ.

Выше отмечалось, что логические функции и их аргументы принимают значение лог. 0 и лог. 1. При этом следует иметь в ви­ду, что в устройствах лог. 0 и лог. 1 соответствует напряжение оп­ределенного уровня (либо формы). Наиболее часто используется два способа физического представления лог. 0 и лог. 1: потенци­альный и импульсный.

При потенциальной форме для представле­ния лог. 0 и лог. 1 используется напряжение двух уровней: высо­кий уровень соответствует лог. 1 (уровень лог. 1) и низкий уро­вень соответствует лог. 0 (уровень лог. 0). Такой способ представ­ления значений логических величин называется положительной ло­гикой. Относительно редко используют так называемую отрица­тельную логику, при которой лог. 1 ставят в соответствии низкий уровень напряжения, а лог. 0 — высокий уровень. В дальнейшем, если это не оговаривается особо, будем пользоваться только поло­жительной логикой.

При импульсной форме лог. 1 соответствует наличие импульса, логическому 0 — отсутствие импульса.

Заметим, что, если при потен­циальной форме соответствующая сигналу информация (лог. 1 либо лог. 0) может быть определена практически в любой момент вре­мени, то при импульсной форме соответствие между уровнем на­пряжения и значением логической величины устанавливается в оп­ределенные дискретные моменты времени (так называемые такто­вые моменты времени).

ОСНОВНЫЕ ПАРАМЕТРЫ ИНТЕГРАЛЬНЫХ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ.

Рас­смотрим основные параметры логических элементов и методы их улучшения.

Коэффициент объединения по входу определяет число входов элемента, предназначенных для подачи логических переменных. Элемент с большим коэффициентом объединения по входу имеет более широкие логические возможности.

Нагрузочная способность (или коэффициент разветвления по выходу) определяет число входов аналогичных элементов, которое может быть подключено к выходу данного элемента. Чем выше нагрузочная способность элементов, тем меньшее число элементов может потребоваться при построении цифрового устройства.

Для повышения нагрузочной способности в элементах применяют усложненную схему инвертирующей части. Повышение нагрузочной способности элемента связано с тем, что выходной транзистор, через который замы­кается ток нагрузки, удерживается в открытом состоянии большим базовым током, который обеспечивается эмиттерной цепью тран­зистора.

В выключенном состоянии элемента с простым инвертором ток в нагрузку, подается от источника питания через коллекторный ре­зистор с большим сопротивлением. Этот ре­зистор ограничивает максимальное значение тока в нагрузке (с ростом тока нагрузки увеличивается падение напряжения на Rк, уменьшается напряжение на выходе). В элементе со сложным ин­вертором в нагрузку подается эмиттерный ток транзистора , работающего в схеме эмиттерного повторителя. Так как выходное сопротивление эмиттерного повторителя мало, то выходное напря­жение слабее зависит от тока нагрузки и допустимы большие зна­чения нагрузочного тока.

Быстродействие логических элементов является одним из важ­нейших параметров логических элементов, оно оценивается за­держкой распространения сигнала от входа к выходу элемента.

Рассмотрим факторы, влияющие на быстродействие логического элемента, и методы повышения быстродействия.

Для повышения скорости переключения транзисторов в элемен­те необходимо использовать более высокочастотные транзисторы и переключение транзисторов производить большими управляющи­ми токами в цепи базы; существенное уменьшение времени за­держки достигается благодаря использованию ненасыщенного ре­жима работы транзисторов (в этом случае исключается время, необходимое на рассасывание неосновных носителей в базе при выключении транзисторов).

Задержка распространения сигнала связана также с необходи­мостью перезарядки емкости нагрузки и паразитных монтажных емкостей. Этот процесс можно ускорить следующими приемами:

уменьшением Rк (и, следовательно, уменьшением постоянной времени Rк*С); однако при этом растут потребляемые от источ­ника питания ток и мощность;

использованием в элементе малых перепадов напряжения;

применением на выходе элемента эмиттерного повторителя, уменьшающего влияние подключенной к выходу емкости нагрузки.

Помехоустойчивость определя­ется максимальным значением помехи, не вызывающей наруше­ния работы элемента.

Для количественной оценки помехоустойчивости воспользуем­ся так называемой передаточной характеристикой логического эле­мента (инвертора). На рис. 21 приведена типичная форма этой характеристики. Передаточная характеристика представляет собой зависимость выходного напряжения от входного. Для ее получения необходи­мо соединить все входы логического элемента и, изменяя напряже­ние на входе, отмечать соответствующие значения напряжения на выходе. При увеличении входного напряжения от нуля до порого­вого уровня лог. 0 -Un, напряжение на выходе уменьшается от уровня лог. 1 до некоторого минимально допустимого уровня лог. 1 – U¹min. Дальнейшее увеличение входного напряжения приводит к резкому снижению выходного. При больших значениях входного напряжения, превышающих пороговый уровень лог. 1 U¹min, на вы­ходе устанавливается напряжение, не превышающее максимально допустимого уровня лог. 0 – U⁰max. Таким образом, при нормальной работе элемента в статическом (установившемся) режиме недопус­тимы входные напряжения U⁰п < Uвx <U¹п.

Рис. 21.

Допустимыми считаются такие помехи, которые, наложившись на входное напряжение, не выведут его в область недопустимых значений U⁰п < Uвx <U¹п.

ТИПОВЫЕ КЦУ.

В цифровой технике при построении сложных уст­ройств широко применяются не только отдельные логи­ческие элементы, реализующие элементарные булевы функции, но и их комбинации в виде типовых структур, выполняемых как единое целое в виде интегральных мик­росхем. На входы таких структур могут подаваться ин­формационные логические сигналы и сигналы управления. Последние могут определять, например, порядок переда­чи информационных входных сигналов на выход или играть роль сигналов синхронизации. Во многих случаях, особенно при использовании в устройствах выходных це­пей с тремя состояниями, в качестве сигналов синхрони­зации выступают сигналы «Выбор микросхемы» (CS). Наличие активного значения такого сигнала управления (в одних схемах это логический нуль, в других — логиче­ская единица) разрешает устройству выполнение задан­ных функций, отсутствие его переводит схему в «невы­бранное» состояние, при котором она не выполняет обра­ботку информации, а ее выходы отключены от нагрузки. Рассмотрим типовые КЦУ.

ШИФРАТОРЫ

Шифратор (называемый также кодером) — устройство, осу­ществляющее преобразование десятичных чисел в двоичную си­стему счисления. Пусть в шифраторе имеется m входов, последовательно пронумерованных деся­тичными числами (0, 1, 2, 3, … …, m — 1), и n выходов. Подача сигнала на один из входов приво­дит к появлению на выходах n-разрядного двоичного числа, со­ответствующего номеру возбуж­денного входа.

Очевидно, трудно строить шифраторы с очень большим чи­слом входов т, поэтому они ис­пользуются для преобразования в двоичную систему счисления относительно небольших десятичных чисел.

Шифраторы широко исполь­зуются в разнообразных устрой­ствах ввода информации в циф­ровые системы. Такие устройст­ва могут снабжаться клавиату­рой, каждая клавиша которой связана с определенным входом шифратора. При нажатии вы­бранной клавиши подается сигнал на определенный вход шифрато­ра, и на его выходе возникав двоичное число, соответствующее выгравированному на клавише символу.

Рис. 22.

На рис. 22 приведено символическое изображение шифрато­ра, преобразующего десятичные числа 0, 1, 2, …, 9 в двоичную. Символ CD образован из букв, входя­щих в английское слово CODER. Слева показано 10 входов, обо­значенных десятичными цифрами 0, 1, …, 9. Справа показаны выходы шифратора: цифрами 1, 2, 4, 8 обозначены весовые коэффи­циенты двоичных разрядов, соответствующих отдельным выходам.

Из приведенной таблицы истинности (табл. 3) следует, что переменная х1 на выходной шине 1 име­ет уровень лог. 1, если возбуждается один из нечетных входов.

Таблица 3

Следовательно:

X1 = y1 y3 y5 y7 y9.

Аналогично для остальных выходов:

x2 = y2 y3 y6 y7 ,

x4 = y4 y5 y6 y7 ,

x8 = y8 y9 .

Этой системе логических выражений соответствует схема шифратора, реализованная на элементах ИЛИ (рис. 23-а). Аналогичным образом можно реализовать шифратор в другом элементном базисе, например, в базисе И-НЕ (рис. 23-б).

.

Рис. 23-а

Рис. 23-б

При выполнении шифратора на элементах И-НЕ должна быть предусмотрена подача на входы инверсных зна­чений, т. е. для получения на выходе двоичного представления некоторой десятичной цифры необходимо на соответствующий вход подать лог. 0, а на остальные входы—лог.1.

Изложенным способом могут быть построены шифраторы, вы­полняющие преобразование десятичных чисел в двоичное пред­ставление с использованием любого двоичного кода.

ДЕШИФРАТОРЫ.

Для обратного преобразования двоичных чисел в небольшие по значению десятичные числа используются дешифраторы (назы­ваемые также декодерами). Входы дешифратора предназначают­ся для подачи двоичных чисел, выходы последовательно нумеру­ются десятичными числами. При подаче на входы двоичного чи­сла появляется сигнал на определенном выходе, номер которого соответствует входному числу.

Дешифраторы имеют широкое применение. В частности, они используются в устройствах, печатающих на бумаге выводимые из цифрового устройства числа или текст. В таких устройствах двоичное число, поступая на вход дешифратора, вызывает появ­ление сигнала на определенном его выходе. С помощью этого сиг­нала производится печать символа, соответствующего входному двоичному числу.

На рис. 24, а приведено символическое изображение дешиф­ратора. Символ DC образован из букв английского слова DECODER. Слева показаны входы, на которых отмечены весовые коэффициенты двоичного кода. Справа — выходы, пронумерован­ные десятичными числами, соответствующими отдельным комби­нациям входного двоичного кода. На каждом выходе образуется уровень лог. 1 при строго определенной комбинации входного кода.

Дешифратор может иметь парафазные входы для подачи на­ряду с прямыми входными переменными и их инверсий, как показано на рис. 24,б.

По способу построения различают линейные и прямоугольные дешифраторы.

а) б)

Рис. 24.

МУЛЬТИПЛЕКСОРЫ

Мультиплексор является уст­ройством, которое осуществляет коммутацию одного из нескольких информационных входных сигналов на выход в соответствии с заданным кодом на входах управления. Мультиплексор имеет несколько информационных входов (D0, D1,…),, входы управления(A0, A1, …) и один вы­ход Q. На рис. 25, а показано символическое изображение типичного муль­типлексора с четырьмя информационными входами и входом синхронизации С.

Рис. 25.

а)

б)

Рис. 25.

Каждому информационному входу мультиплексора присваива­ется номер, называемый адресом. При подаче сиг­нала на вход С мультиплексор выбирает один из входов, адрес которого задается двоичным ко­дом на входах управления, и под­ключает его к выходу.

Таким образом, подавая на адресные входы адреса различ­ных информационных входов, можно передавать цифровые сиг­налы с этих входов на выход Q.

Таблица 4.

Функционирование мультиплексора определяется табл. 4 (при С=1).. При отсутствии стробирующего сигнала (С=0) связь между информационными входами и выходом отсутствует (Q=0). При подаче стробирующего сигнала (С=1) на выход передается логи­ческий уровень того из информационных входов Di, номер которо­го i в двоичной форме задан на адресных входах.

Принципиальная схема муль­типлексора показана на рис. 25, б.

В тех случаях, когда требуется передавать на выходы много­разрядные входные данные в параллельной форме, используется параллельное включение мультиплексоров по числу разрядов пе­редаваемых данных.

ДЕМУЛЬТИПЛЕКСОРЫ.

Демультиплексор имеет один информационный вход и несколь­ко выходов. Он представляет собой устройство, которое осущест­вляет коммутацию информационного входного сигнала на один из выходов, имеющему адрес (номер), задаваемый на входах управления. На рис. 26 показано символическое изобра­жение демультиплексора с четырьмя выходами. Функционирова­ние этого демультиплексора определяется табл. 5.

Рис. 26.

Таблица 5

Структурные формулы, определяющие формирование выходных сигналов такого демультиплексора, имеют вид:

y0 = x1 * x2 * D, y2 = x1 * x2 * D ,

y0 = x1 * x2 * D, y0 = x1 * x2 * D .

; ;

; .

Использование демультиплексора может существенно упро­стить построение логического устройства, имеющего несколько вы­ходов, на которых формируются различные логические функции од­них и тех же переменных.

ОДНОРАЗРЯДНЫЙ ДВОИЧНЫЙ СУММАТОР.

Из рассмотренного ранее принципа сложения многоразрядных двоичных чисел следует, что в каждом из разрядов производятся однотипные действия: определяется цифра суммы путем сложе­ния по модулю 2 цифр слагаемых и поступающего в данный раз­ряд переноса и формируется перенос, передаваемый в следующий разряд. Эти действия реализуют­ся одноразрядным двоичным сум­матором. Символическое изобра­жение такого сумматора показано на рис. 27, а. Он имеет три входа для подачи цифр разрядов слага­емых a_i , b_i и переноса р_i ; на вы­ходах формируются сумма s_i, и перенос p_{i 1} ,_i предназначенный для передачи в следующий разряд.

Рис. 27.

В одноразрядном сумматоре могут предусматриваться входы для подачи как прямых значений разрядов слагаемых a_i , b_i и переноса р_i, так и инверсных значений, а также выходы, на которых формируются инверсные значения выходных переменных.

В таблице 6 показан закон функционирования одноразрядного сумматора.

Таблица 6.

МНОГОРАЗРЯДНЫЕ ДВОИЧНЫЕ СУММАТОРЫ.

В зависимости от способа ввода разрядов слагаемых сумматоры делятся на два типа: последовательного и параллельного действия. В сумматоры первого типа разряды чисел вводятся в последователь­ной форме, т. е. разряд за разрядом (младшим разрядом вперед), в сумматоры второго типа каждое из слагаемых подается в парал­лельной форме, т. е. одновременно всеми разрядами.

Сумматор последовательного действия. Состоит из одноразряд­ного

сумматора, выход p_{i 1} которого соединен с входом p_i через элемент задержки, параметры которого согласованы со скоростью поступления разрядов слагаемых на входы сумматора. Операция суммирования во всех разрядах слагаемых осуще­ствляется с помощью одного и того же одноразрядного сумматора, но последовательно во времени, начиная с младших разрядов. Такое по­строение сумматора возможно за счет того, что слагаемые поступают в после­довательной форме.

Очевидное достоинство сумматора последовательного действия заключается в малом объеме оборудования, требуемого для его построения. Однако связан­ная с этим необходимость в последовательной обработке разрядов приводит к крайне низкому быстродействию. Поэтому , сумматоры такого типа в настоящее время используются очень редко.

Сумматор параллельного действия. Состоит из отдельных раз­рядов, каждый из которых содержит одноразрядный сумматор (рис. 28).

При подаче слагаемых цифры их разрядов поступают на соот­ветствующие одноразрядные сумматоры. Каждый из одноразряд­ных сумматоров формирует на своих выходах цифру соответствую­щего разряда суммы и перенос, передаваемый на вход одноразряд­ного сумматора следующего (более старшего) разряда.

Такая организация процесса организации переноса, называемая последовательным переносом, снижает быстродействие многоразрядных сумматоров, т.к. получение результата в старшем разряде сумматора обеспечивается только после завершения распространения переноса по всем разрядам.

Рис. 28.

Повышение быстродействия параллельных сумматоров. Для обеспечения высокого быстродействия параллельные сумматоры должны строиться на элементах, обладающих высоким быстродей­ствием.

В наиболее неблагоприятном случае возникший в млад­шем разряде перенос может последовательно вызывать переносы во всех остальных разрядах. При этом время передачи переносов t = t1 * n, где t1 —задержка распространения переноса в одном раз­ряде.

Уменьшение t достигается следующими приемами.

1. При построении схем одноразрядных сумматоров стремятся к уменьшению числа элементов в цепи между входом, на который поступает импульс переноса р_i и .выходом, на котором формирует­ся передаваемый в следующий разряд импульс переноса pi i.

2. В цепях от p_i к p_{i 1} применяют элементы с повышенным быстродействием.

3. Схемы сумматоров следует строить таким образом, чтобы сигналы с выхода каждого логического элемента в цепи от р_i, к p_{i i} поступали на возможно меньшее число других логических элементов, так как присоединение каждого дополнительного эле­мента к той или иной точке цепи переносов, как правило, приводит к увеличению паразитной емкости, удлинению фронтов сигналов и, следовательно, к увеличению задержки распространения сигнала и снижению быстродействия сумматора.

4. Применяют устройства формирования переносов в парал­лельной форме. В показанном на рис. 29 сумматоре с помощью устройства, называемого блоком ускоренного переноса, произво­дится формирование переносов в параллельной форме, т. е. одно­временно для всех разрядов. Переносы из этого блока поступают во все разрядные сумматоры одновременно. При этом разрядные сумматоры не содержат цепей формирования переносов, они фор­мируют только сумму Si и величины Yi и Xi, для получения кото­рых переносы не требуются. Эти величины Yi и Xi необходимы для формирования переносов в блоке ускоренного переноса, они опре­деляют следующие ситуации: Yi=1 означает, что в i-м разряде пе­ренос p_{i 1} в следующий (p 1)-й разряд необходимо формировать независимо от поступления в данный разряд переноса из предыду­щего разряда; Xi=1 означает, что в i-м разряде перенос р_{i i} дол­жен формироваться только при условии поступления переноса р_i, из предыдущего разряда:

Yi = a1 * b1; X1 = (a1 b1) * p1.

Рис. 29.

Величины Yi и Xi формируют­ся одновременно во всех разрядных сумматорах, одновременно по­ступают на входы блока ускоренного переноса и, следовательно, в этом блоке одновременно формируются переносы, подаваемые в разрядные сумматоры. После поступления переносов из блока ус­коренного переноса в разрядных сумматорах формируются суммы Si.

БЫСТРОДЕЙСТВИЕ КЦУ.

Так как логические элементы, входящие в состав КЦУ, переключаются с задержкой tзад., то при изменении в не­который момент времени комбинации входных сигналов выходные сигналы устройства (если они изменяются в ре­зультате этого) примут установившиеся значения только после того, как закончатся переходные процессы в соот­ветствующих логических элементах. На пути от входов устройства к его выходам отдельные логические элемен­ты включены последовательно. Поэтому длительность пе­реходных процессов будет зависеть от числа логических элементов, которые включены в такой цепочке. Приме­няемая в настоящее время методика определения tзад в логических элементах, предусматривающая использо­вание при измерении цепочки включенных друг за другом однотипных логических элементов, позволяет при оценке общей задержки в такой цепочке суммировать задержки отдельных логических элементов. При оценке быстродей­ствия КЦУ необходимо выявить ту цепочку логических элементов между входами и выходами устройства, кото­рая будет задавать наибольшую задержку, и сложить между собой задержки логических элементов этой цепоч­ки. Обычно она содержит наибольшее число включенных друг за другом от входов до выходов логических элемен­тов. Но могут быть исключения, связанные, например, с наличием в более короткой цепочке отдельных инерци­онных логических элементов с большим tзад. Поэтому в общем случае необходимо проанализировать все цепоч­ки логических элементов от входов до выходов и выявить такую, которая дает наибольшую задержку.

СОСТЯЗАНИЯ В КЦУ.

Неодинаковую задержку прохождения сигнала в от­дельных частях КЦУ иногда ассоциируют с «состязания­ми» в скорости переключения логических элементов. В результате этого явления на выходах некоторых эле­ментов могут появляться импульсные помехи. В некоторых случаях неодинаковая задержка прохож­дения сигнала в отдельных цепочках логических элемен­тов может привести к импульсной помехе и на выходе КЦУ. Покажем это на примере.

Рассмотрим КЦУ представленную на рис. 30, а. Входной сигнал изменяется с кода 1000 на код 1111. Задержка в каждом логическом элементе tзад. Структурная схема КЦУ и временные диаграммы для данного примера приведены на рис. 30, б. В данном случае на выходе КЦУ при изменении кода входного сиг­нала 1000 на код 1111 кратковременно устанавливается нулевое значение (на время 3 * tздр), хотя по условиям работы выходное значение должно было сохраниться на единичном уровне.

Это непосредственно вытекает из временных диаграмм, если пренебречь задержками переключения логических элементов Когда длительность помехи превысит определенную величину, возможно на­рушение работоспособности подключенных к выходу КЦУ устройств (триггеров, счетчиков и т. д.). В подобных случаях «состязания» называют «опасными».

а) б)

Рис. 30.

Для борьбы с «опасными состязаниями» мож­но принять различные меры. Во-первых, иногда можно предусмот­реть такой порядок смены входных кодов, при котором либо импульсные помехи не будут появляться на выходе вообще, либо их длительность уменьшится до безопасной величины. В необходимых случаях такую задержку можно ввести искусственно включением цепочки из четного числа инверторов. Во-вторых, при синтезе соответствующего КЦУ можно иногда найти такой вариант структурной формулы (а следователь­но, и структурной схемы), при котором удается уменьшить величину импульсной помехи.

В подобных случаях «состязания» называют «опасными». Для борьбы с «опасными состязаниями» мож­но принять различные меры. Во-первых, иногда можно предусмот­реть такой порядок смены входных кодов, при котором либо импульсные помехи не будут появляться на выходе вообще, либо их длительность уменьшится до безопасной величины. В необходимых случаях такую задержку можно ввести искусственно включением цепочки из четного числа инверторов. Во-вторых, при синтезе соответствующего КЦУ можно иногда найти такой вариант структурной формулы (а следователь­но, и структурной схемы), при котором удается уменьшить величину импульсной помехи.

В-третьих, можно организовать синхронную передачу сигналов от одного устройства к другому. Для этого вводятся специальные импульсы синхронизации, которые задают моменты передачи инфор­мации между отдельными устройствами. Пауза между импульсами синхронизации может быть выбрана такой, чтобы за ее время закон­чились переходные процессы и на выходах устройств установились стационарные значения.

Синхронная передача информации в современных цифровых устройствах применяется очень широко. Этот вопрос уже обсуждал­ся ранее, например при рассмотрении типовых КЦУ, в том числе мультиплексоров. Отметим, что наличие «состязаний» и возникаю­щие при этом импульсные помехи влияют на надежность цифровых устройств.

Определение. Цифровое устройстве называется после-довательностным, если его выходные сигналы Y зависят не только от текущих значений входных сигналов X, но и от последовательности значений входных сигналов, по­ступивших на входы в предшествующие моменты време­ни. В ПЦУ предыстория поступления последовательно­сти входных сигналов обязательно фиксируется с по­мощью специальных запоминающих элементов или эле­ментов памяти. Поэтому говорят, что ПЦУ обладают памятью. Элемент памяти помимо входных и выходных сигналов характеризуется состоянием, которое может из­меняться в дискретные моменты времени под воздейст­вием сигналов на его входе. Простейший элемент памяти может принимать одно из двух состояний, например 0 или 1. Это состояние может сохраняться сколь угодно долге или по крайней мере в течение некоторого промежутка времени. ПЦУ называют также цифровыми автоматами, конечными автоматами или автоматами с памятью.

Структура ПЦУ пред­ставлена на рис. 31. ПЦУ разделяется ус­ловно на комбинацион­ное цифровое устройст­во (КЦУ) и запомина­ющее устройство (ЗУ), представляющее собой совокупность простей­ших элементов памяти Т1, T2, …, Tk, на кото­рые воздействуют сиг­налы U=[u1, u2, …, uk]. Под воздействием сиг­нала ui элемент Ti мо­жет перейти в одно из двух состояний: 0 или 1. Состояние элемента Ti; отобра­жается сигналом Zi. Совокупность сигналов Z=[z1, z2, …, zk] отображает состояние ПЦУ. Если в ПЦУ со­держится k простейших элементов памяти, то общее чис­ло состояний ПЦУ равно 2^k.

Рис. 31.

Комбинационное цифровое устройство, входящее в со­став ПЦУ, представляет собой устройство, схема которо­го описывается булевыми функциями: Y = F( X, Z), U = Н (X, Z). ПЦУ работает под воздействием входных сигналов X, которые поступают в моменты времени t = 0, 1, 2, … В момент времени t=0 ПЦУ находится в на­чальном состоянии. При этом Z(t) = [z1(t), z2(t) …,zk(t)] принимает некоторое начальное значение

Z(0) = [z1(0), z2(0), …, zk(0)]. При поступлении сигналов X(t) в ПЦУ формируются выходные сигналы Y(t) и сигналы U(t), воздействующие на запоминающие элементы. В результате ПЦУ переходит в некоторое со­стояние Z(t), и тем самым фиксируется воздействие вход­ных сигналов X(t) в момент времени t. Темп работы ПЦУ определяется темпом поступления входных сигналов.

Совокупность правил, определяющих последователь­ность переключения состояний Z(t) и последовательность выходных сигналов Y{t} в зависимости от последователь­ности входных сигналов X(t}, принято называть законом функционирования ПЦУ.

Также как и при изучении КЦУ, рассмотрим типовые ПЦУ, к которым относят триггеры, регистры и счетчики.

ТРИГГЕРЫ

Основные определения.

Триггером называют устройство, которое может нахо­диться в одном из двух устойчивых состояний и перехо­дить из одного состояния в другое под воздействием вход­ного сигнала. Состояние триггера определяется по вы­ходному сигналу. Триггер является базовым элементом ПЦУ. В нем может. храниться либо 0 либо 1.

Для удобства использования в схемах ПЦУ триггеры имеют два выхода:

1) прямой Q (выход 1); 2) инверсный Q (выход 0). Состоянию триггера 1 соответствует на выходе Q высокий уровень сигнала (1). Состоянию триггера 0 соответствует на вы­ходе Q низкий уровень сигнала (0).

Входы триггера делятся на информационные и вспо­могательные (управляющие). Сигналы, поступающие на информационные входы, управляют состоянием тригге­ра. Сигналы на вспомогательных входах используются для предварительной установки триггера в требуемое состояние и синхронизации. Вспомогательные входы мо­гут использоваться и в качестве информационных. Число входов триггера зависит от его структуры и назначения. Информационные входы триггера принято обозначать буквами S, R, J, К, D, Т, а управляющие входы С, V.

Для триггера имеется стандартное обозначение (рис. 32). Здесь S и R

являются информационными входами, Q и Q — выходами, Т обозначает триггер. Инверсный вы­ход Q отмечен кружком.

Способ построения триггера с использованием схемы с обратной связью с выхода на вход является основным. Используя его, можно строить разнообразные схемы триггеров.

Рис. 32.

Классификация триггеров. Триггеры можно класси­фицировать по способу приема информации, по принципу построения, по функциональным возможностям.

По способу приема информации триггеры подразде­ляются на асинхронные и синхронные. Асинхронные триг­геры воспринимают информационные сигналы и реаги­руют на них в момент появления на входах триггера. Синхронные триггеры, реагируют на информационные сигналы при наличии разрешающего сигнала на специ­альном управляющем входе С, называемом входом син­хронизации. Синхронные триггеры подразделяются на триггеры со статическим и динамическим управлением по входу С. Триггеры со статическим управлением вос­принимают информационные сигналы при подаче на вход С уровня 1 (прямой С-вход) или 0 (инверсный С-вход). Триггеры с динамическим управлением воспринимают информационные сигналы при изменении сигнала на С–входе от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход).

По принципу построения триггеры со статическим уп­равлением можно разделить на одноступенчатые и двух­ступенчатые. Одноступенчатые триггеры характеризуют­ся наличием одной ступени запоминания информации. В двухступенчатых триггерах имеются две ступени за­поминания информации. Вначале информация записыва­ется в первую ступень, а затем переписывается во вто­рую и появляется на выходе.

По функциональным возможностям различаются:

триггер с раздельной установкой состояний 0 и 1 (RS-триггер);

триггер с приемом информации по одному входу D(D-триггер или триггер задержки);

триггер со счетным входом Т (T-триггер);

универсальный триггер с информационными входами J и K (JK-триггер).

Триггеры характеризуются быстродействием, чувстви­тельностью, потребляемой мощностью, помехоустойчи­востью, функциональными возможностями. Быстродейст­вие определяется максимальной частотой переключения состояний триггера и достигает сотен мегагерц. Чувстви­тельность триггера определяется наименьшим напряже­нием на входе (пороговым напряжением), при котором происходит переключение. Помехоустойчивость характе­ризует способность триггера нормально работать в усло­виях помех. Функциональные возможности триггера характеризуются числом входных сигналов. Для обозна­чения функциональных возможностей триггеров в инте­гральном исполнении используется следующая маркировка: TR—RS-триггер; TB—триггер; ТМ — D-триггер.

Для полного описания триггера достаточно задать его структурную схему из базовых логических элементов и закон функционирования. В качестве базовых логиче­ских элементов можно использовать элементы ИЛИ-НЕ, И-НЕ. Поскольку триггер является простейшим ПЦУ, закон функционирования может быть задан таблицей переходов, в которой входные сигналы в момент их изменения и состояние триггера обозначены индексом t, а после переключения—индексом t 1 Рассмотрим триггеры основных видов.

АСИНХРОННЫЙ RS-ТРИГГЕР С ПРЯМЫМИ ВХОДАМИ

Эти триггеры имеют два информационных входа S и R, ис­пользуемые для установки соответственно 1 и 0, а также два выхода: прямой и инверсный. RS-триггер по­строен на двух логических элементах ИЛИ-НЕ, соеди­ненных в контур (рис. 31 а). Графическое обозначение RS-триггера приведено на рис.31, б, закон функциони­рования может быть описан табл. 7.

Таблица 7.

Как следует из таблицы, при комбинации сигналов S=1, R=0 триггер переходит в состояние 1 независимо от предыдущего состояния. При наборе сигналов S=O, R=1 триггер устанавливается в состоя­ние 0. Комбинация сигналов S=0, R=0 не изменяет состояния триггера, т. е. состояние триггера в момент t 1 равно состоянию триггера в момент t. Набор сигналов S=1, R=1 является запрещенным, так как он приводит к на­рушению работы триггера и неопределенности его состоя­ния.

В RS-триггерах с прямыми входами управляющим воздействием обладают единичные уровни сигналов. Сигналы, которые приводят к переключению элемента, называются активными. Для элементов ИЛИ-НЕ, исполь­зуемых для построения RS-триггера, активным сигналом является уровень 1. Аналитическое выражение для описания функционирования RS-триггера имеет вид:

Q_{t 1} = S_t R_t * Q_t .

Из полученного выражения видно, что RS-триггер уста­навливается в состояние 1 при воздействии входного уровня S=1 либо остается в состоянии 1, если R=0 и триггер был в состоянии Q=1 .

Асинхронный .RS-триггер с инверсными входами.Триггеры такого типа строятся на логических элементах И-НЕ. В этом случае уровень 0 является активным вход­ным сигналом, а уровень 1 — пассивным. Информацион­ные входы и соответствующие сигналы таких триггеров

принято обозначать как инверсные (S, R). В этом случае триггер с инверсными входами будет описываться той же таблицей, что и триггер с прямыми входами. Входные сигналы S=1, R=1 будут активными, как в триггере с прямыми входами. Схема RS-триггера с инверсными входами приведена на рис. 33,а, условное графическое обозначение такого триггера дано на рис. 33,б.

а) б)

Рис. 33.

Закон функционирования RS-триггера на элементах И-НЕ описывается табл. 8, из которой следует, что ком­бинация S = R = 0 является запрещенной, а набор S = R = 0 — нейтральным.

Следовательно, если нулевые сигналы на обоих входах триггера на элементах ИЛИ-НЕ составляют нейтральную комбинацию, то для триггера на элементах И-НЕ они запрещены. Эти особенности сле­дует учитывать при использовании в ПЦУ триггеров на логических элементах разных типов.

Таблица 8.

Быстродействие асинхронного RS-триггера определя­ется задержкой установки его состояния t_Т, равной сум­ме задержек передачи сигнала через цепочку логических элементов с задержкой t_Э в каждом. В данном случае

T_T = 2 * t_Э .

СИНХРОННЫЙ RS-ТРИГГЕР СО СТАТИЧЕСКИМ УПРАВЛЕНИЕМ

Синхронный RS-триггер отличается от асинхронного на­личием С-входа, на который поступают синхронизирую­щие (тактовые) сигналы. Синхронный триггер состоит из асинхронного RS-триггера и комбинационного цифрового устройства (рис. 34). Как видно из этого рисунка, синхронный триггер построен из элементов И-НЕ. Схема 1 представ­ляет собой КЦУ с тремя входами S, С, R и двумя выходами. Схема 1 состоит из двух логических схем И-НЕ. Схема 2 представляет собой асинхронный RS-триггер на элементах И-НЕ. При С=0 входные логические элемен­ты схемы КЦУ блокированы. Их выходы принимают зна­чения 1 и не зависят от входных сигналов S и R.

Рис. 34 .

Для асинхронного RS-триггера на элементах И-НЕ набор из единичных сигналов является нейтральным. Триггер будет сохранять свое состояние. При С=1 вход­ные логические элементы схемы КЦУ открыты для пере­дачи информационных сигналов R и S на входы асин­хронного RS-триггера. Следовательно, синхронный триг­гер при наличии разрешающего сигнала будет работать по правилам для асинхронного триггера. Закон функцио­нирования синхронного RS-триггера на элементах И-НЕ может быть задан табл. 9. Из нее можно получить аналитическое выражение, описывающее работу синхронного RS-триггера:

Q_{t 1} = Q_t * ( R_t C_t ) C_t * S_t .

Легко увидеть, что синхронный RS-триггер принимает состояние 1, если на входы С и S поступают уровни 1, или сохраняет единичное состояние при отсутствии еди­ничных сигналов на входе С или R.

Таблица 9.

Условное графическое обозначение синхронного RS–триггера на элементах И-НЕ приведено на рис. 35, Синхронные RS-триггеры строятся и на логических эле­ментах ИЛИ-НЕ, И-ИЛИ-НЕ, а также на их сочетаниях.

Общее время установления состояния триггера tт рав­но сумме задержек передачи сигнала через цепочку из трех логических элементов с задержкой tэ в каждом:

tт = 3 * tэ.

Рис. 35.

При этом длительность сигнала tс на входе С должна превышать время переключения tт:

Tс ≥ tт = 3 * tэ .

Длительность паузы tп между двумя сигналами на входе С должна быть достаточной для переключения входных элементов в КЦУ.

Следовательно, минимальный период повторения синхро­низирующих сигналов на входе С равен 4 * tэ, а наибольшая частота F = 1/ (4*tэ).

УНИВЕРСАЛЬНЫЙ JK-ТРИГГЕР

Универсальный JK-тригггер, схема которого приведена на рис. 36, а, представ­ляет собой двухступенчатый синхронный триггер. Как видно из рисунка, JK-триггер состоит из двух асинхрон­ных RS-триггеров с инверсными входами и двух КЦУ, каждое из которых содержит две схемы И-НЕ с тремя входами каждая.

Рис. 36.

Закон функционирования JK-триггера задается табл. 10. JK-триггер отличается от синхронного RS-триггера тем, что не имеет запрещенных комбинаций сигналов на входах J и К. Кроме того, при J=1 и K=1 триггер изменяет свое состояние на противоположное, т. е. рабо­тает как триггер со счетным входом (T-триггер).

Таблица 10.

При С=0 входы J и К заблокированы и, следователь­но, оказываются заблокированными входы S и R веду­щего триггера 1. При С=1 в соответствии с информаци­онными сигналами на входах J и К. устанавливается со­стояние ведущего триггера. При этом на входы S и R ведомого триггера 2 поступают сигналы, при которых его предыдущее состояние сохраняется. При С=0, когда входы триггера 1 закрыты для входной информации, вхо­ды триггера 2 открываются и состояние ведущего тригге­ра воспринимается ведомым триггером. Графическое обо­значение JK-триггера представлено на рис. 36, б.

Одним из широко используемых вариантов построения является схема JK-триггера с входной логикой (рис. 37, а). Условное обозначение триггера дано на рис. 37, б. При С=1 вторая ступень блокирована, а инфор­мационные сигналы устанавливают состояние первой ступени. При сигнале С=0 вторая ступень воспринимает со­стояние первой. Требуемое начальное состояние триггера устанавливается с помощью сигналов, подаваемых на входы RS-триггеров первой и второй ступени. В схеме триггера имеется по три конъюнктивно связанных входа J и K. Другими словами, в структурную схему триггера встроены логические элементы. Их можно использовать для построения сложных схем.

Рис. 37.

Т-ТРИГГЕР

Т-триггеры, или триггеры со счетным вхо­дом, могут быть получены из JK-триггера при соедине­нии обоих информационных входов J и К и подаче на них уровня 1 (рис. 38, а). Функционирование T-триггера опи­сывается табл. 11. В качестве счетного входа T исполь­зуется вход С. При подаче сигнала на вход T-триггер будет переключаться в состояние, противоположное предыдущему. JK-триггер в таком режиме выполняет функцию T-триггера. Следует заметить, что уровень 1 для входов J и К (входов элементов И-НЕ) является пассив­ным сигналом. Поэтому для получения T-триггера из JK-триггера можно не предусматривать входы J и К в схеме (рис. 38, б). Разновидностью Т-триггера явля­ется V-триггер, в котором вход V является управляю­щим. При V=1 V-триггер превращается в T-триггер. При V=0 V-триггер сохраняет свое состояние неизмен­ным (рис. 38, в).

а) б) в)

Рис. 38.

Таблица 11.

D-ТРИГГЕР

D-триггер, или триггер задержки, имеет один информационный вход (D-вход) и вход для синхро­низации С. Основное назначение D-триггера — задержка сигнала, поданного на вход D.

D-триггер может быть по­лучен из JK-триггера соединением входа J с входом К че­рез инвертор НЕ. Полученный таким образом вход будет называться D-входом. Схема D-триггера представлена на рис. 39, а. Условное обозначение D-триггера приведено на рис. 39, б.

Функционирование D-триггера описывается табл. 12. Под действием синхросигнала С информация, поступающая на вход D, принимается в триггер, но на выходе Q появляется с задержкой на один такт.

а) б)

Рис. 39.

Таблица 12.

СИНХРОННЫЙ ТРИГГЕР С ДИНАМИЧЕСКИМ УПРАВЛЕНИЕМ

Синхронный триггер с динамическим управлением по вхо­ду С воспринимает информацию для изменения состояния лишь тогда, когда на С-входе совершается переход с уровня 0 на уровень 1 либо наоборот.

Для получения RS-триггера с динамическим входом достаточно постро­ить схему, показанную на рис. 40.

Рис. 40.

Если при С=0 на информационные входы поступили какие-либо уровни S и R, то при смене уровня на входе С с 0 на 1 на выходе элемента 1 образуется 0, который поступает на вход эле­мента 3 и обеспечивает на его выходе уровень 1 незави­симо от последующих значений уровня на входе S. Вход S логически отключается и никакие изменения уровней на входах S и R триггер не воспринимает, пока не прои­зойдет на входе С переход с уровня 0 на уровень 1.

Аналогично можно построить схему RS-триггера с ди­намическим входом на элементах ИЛИ-НЕ (рис. 41, а). Здесь информация воспринимается триггером со входов S и R при смене уровней С=1 на С=0. Условное изобра­жение такого триггера представлено на рис. 41, б.

Рис. 41.

Схе­ма D-триггера с динамическим входом приведена на рис. 42, а, его условное обозначение дано на рис. 42, б. Прием в триггер информации со входа D происходит в момент смены на входе С уровня 0 на уровень 1.

Рис. 42.

Схе­ма JK-триггера с динамическим входом приведена на рис. 43, а, а его условное обозначение — на рис. 43, б. Переключение триггера из состояния Q_t=1 в состояние Q_{t 1}= 0 происходит при K=1 и Q_t=1 , т. е. при K * Q_t = 1. В остальных случаях сохраняется ранее установленное состояние Q_{t 1} = Q_t . Для получения схемы JK-триггера из схемы RS-триггера необходимо на входах S и R асинхронного RS-триггера обеспечивать уровни S = J * Q_tи R = K * Q_t­.

Заменяя обозначения входов S на J, R на К и вводя обратные связи с выходов RS-триггера на входы элементов 1 и 2, получаем схему JK-триггера с динами­ческим входом.

Рис. 43.

РЕГИСТРЫ

Определение. Регистром называется последовательностное цифровое устройство, используемое для хранения и выполнения логических преобразований над n-разрядным двоичным словом. Регистр представляет собой упо­рядоченную последовательность триггеров, число кото­рых соответствует числу разрядов в слове. С каждым ре­гистром обычно связано некоторое КЦУ, с помощью которого обеспечивается выполнение логических операций или микроопераций над n-разрядными словами в ПЦУ.

В регистре могут выполняться следующие микроопера­ции: прием слова из другого ПЦУ, передача слова из ре­гистра в другое ПЦУ, поразрядные логические операции, сдвиг слова влево или вправо на заданное число разря­дов, преобразование последовательного кода слова в параллельный и обратно, установка регистра в началь­ное состояние («сброс»). Схемы выполнения микроопера­ций реализуется с помощью КЦУ.

Схема регистра для хранения n-разрядного двоичного слова приведена на рис. 44, а.

Регистр S состоит из n триггеров. Состояние регистра определяется состояния­ми триггеров. Оно представляется набором выходных сигналов в парафазном или однофазном коде. На регистр S может быть подано для хранения двоичное n-разрядное слово X= x_n, x_n-1,…, x₁ с помощью совокупности входных сигналов в парафазном или однофазном коде. Если на входы поступают сигналы x_i, равные 0 или 1, то триггеры регистра S устанавливаются в состояния в со­ответствии со значениями переменных x_i. Триггеры реги­стра сохраняют значение S=X до прихода новых вход­ных сигналов. В регистре S(n) каждый i-й элемент (триг­гер) соответствует двоичной переменной Si и является i-м разрядом регистра S. Число разрядов в регистре оп­ределяет его длину.

Рис. 44.

Используемое для регистров условное обозначение да­но на рис. 44, б: указываются наименование регистра (S), старший (n) и младший (1) разряды.

Входные цепи регистра принято называть входной шиной Х(n), а выходные—выходной шиной S(n). Со­стояние n-разрядного регистра отображается n-разрядным двоичным словом. Число состояний n-разрядного ре­гистра S равно 2ⁿ. Если регистр используется для хране­ния чисел, то каждому состоянию регистра может быть поставлено в соответствие одно из целых чисел в диа­пазоне 0… (2ⁿ-1).

Состояние регистра представляется целым числом в двоичной системе счисления. Для сокращения записи состояния регистра можно использовать восьмеричную и шестнадцатеричную формы представления двоичных чисел. Состояние регистра можно представить не только в двоичном алфавите, но и в любом другом. В частности, широко используется символьное представление с по­мощью задания символа в виде набора восьми двоичных разрядов, получившего название байт. Регистр в этом случае разбивается на 8-разрядные подрегистры. Вместо двоичного алфавита, состоящего из двух символов 0 и 1, можно использовать алфавит из 256 символов, в который могут входить буквы русского и латинского алфавитов, цифры, различные символы.

Регистры играют важную роль при построении слож­ных цифровых устройств. Фактически любое цифровое устройство можно представить в виде совокупности ре­гистров, соединенных друг с другом с помощью соответ­ствующих схем КЦУ. Анализ схемы регистра позволяет отметить характерную ее особенность—одно­родность (регулярность) структуры.

Регистр состоит из однотипных элементов (тригге­ров), которые регулярно размещены друг относительно друга. Однородность элементов с регулярным размеще­нием их в регистре позволяет существенно упростить процессы изготовления, контроля, эксплуатации. Упро­щаются также описание и изучение регистра, Регистр можно описать совокупностью однотипных автоматов. Достаточно задать автоматное описание для одного эле­мента регистра и указать число элементов. Регулярность схемы регистра позволяет прийти к выводу о возмож­ности построения регулярных схем КЦУ для выполне­ния микроопераций на множестве однотипных элемен­тов. Это дает возможность довольно просто осущест­влять синтез схемы КЦУ, сводя его к синтезу много­кратно повторяющейся схемы КЦУ для одного разряда регистра и схемы, обеспечивающей взаимодействие (при необходимости) двух соседних разрядов. Такой подход позволяет свести сложное описание КЦУ в виде сово­купности булевых функций от n переменных к простому описанию КЦУ. При этом КЦУ можно представить в ви­де повторяющегося n раз набора булевых функций от конечного числа m переменных, где m≤n.

В зависимости от типа выполняемых в регистре мик­роопераций различаются следующие типы регистров:

с параллельным приемом и выдачей информации;

с по­следовательным приемом и выдачей информации;

с по­следовательным приемом и параллельной выдачей;

с параллельным приемом и последовательной выдачей ин­формации.

В зависимости от числа входных и выходных кана­лов регистры делятся на однофазные (сигналы переда­ются по одному каналу) и парафазные (передача сигна­лов по двум каналам). Парафазные регистры реализу­ются на RS-триггерах, а однофазные—на D-триггерах. Регистры характеризуются числом разрядов и быстро­действием, определяемым максимальной тактовой час­тотой приема, передачи и сдвига информации.

РЕГИСТР ПАМЯТИ

Регистр с параллельным приемом и выдачей информации называется регистром памяти. В качестве элементов регистра памяти используются синхронные RS-триггеры при парафазных вход­ных сигналах (рис. 45) или D-триггеры при однофазных входных сигна­лах (рис. 46). Предварительная установка регистра в нулевое со­стояние осуществляется посылкой сигнала «Установить О» на асинхронные входы сброса триггеров. Изменение информации в регистре происходит после изменения сиг­налов на входах Х при поступлении сигнала на вход синхронизации С.

РЕГИСТРЫ СДВИГА

Регистры с последовательным прие­мом или выдачей информации получили название реги­стров сдвига.

В регистре сдвига вправо первый разряд вводимого числа x₁ подается на вход одного, крайнего слева, раз­ряда регистра Sn и вводится в него при поступлении пер­вого сигнала синхронизации С. С приходом следующего сигнала синхронизации значение х_i с выхода разряда S_n вводится в разряд S_n-1 а в разряд S_n поступает х₂. В каждом такте производится сдвиг поступающей ин­формации на один разряд вправо. После n сигналов синхронизации весь регистр оказывается заполненным разрядами числа X, и первый разряд числа x₁ появится на выходе S1 Если подать последовательность из n сиг­налов синхронизации и на вход разряда Sn податьх=0,то из регистра будет выводиться число Х через выход S1 и в конце вывода регистр будет освобожден от хра­нения числа X. Регистры сдвига реализуются на D-триггерах (рис. 47) или RS-триггерах (рис. 48). В послед­ней схеме для ввода информации в первый разряд вклю­чается схема инвертора.

Для параллельного вывода информации из регистра сдвига необходимо все выходы разрядов регистра сдви­га подключить к различным полюсам Sn, Sn-1, …, S1. Для реализации регистров сдвига применяются также триг­геры с динамическим управлением по входу С. Примене­ние таких триггеров гарантирует нормальную работу регистра сдвига. Схема регистра сдвига влево на D–триггерах с динамическим управлением представлена на рис. 49.

Рис. 47.

Рис. 48.

Рис. 49.

Комбинируя схемы сдвига вправо и влево и исполь­зуя управляющие сигналы, можно построить регистр сдвига в обоих направлениях. Такой регистр называется реверсивным (рис. 50). При подаче разрешающего сиг­нала на управляющий вход V1 включается схема сдви­га вправо. Реверсивный регистр при этом превращается в регистр сдвига вправо. При подаче разрешающего сигнала на управляющий вход V2 включается схема сдвига влево. Реверсивный регистр превращается в ре­гистр сдвига влево.

Рис. 50.

В регистрах сдвига влево и вправо разряды двоично­го кода выходят за пределы разрядности регистра. Если соединить выход крайнего правого разряда регистра со входом крайнего левого разряда, то получится схему коль­цевого (циклического) регистра сдвига. Реверсивные регистры можно использовать для построения стековых регистров, имеющих единственный общий вход и выход. Такие регистры работают по принципу «первый вошел — последний вышел». Стековые регистры называются так­же регистрами магазинного типа.

Возможно также совмещение в одной схеме регистра памяти и регистра сдвига.

СЧЕТЧИКИ

Общие сведения.

Последовательностное цифровое уст­ройство, обеспечивающее хранение слова информации и выполнение над ним микрооперации счета, называет­ся счетчиком. Микрооперация счета заключается в из­менении значения числа С в счетчике на ±1. Счетчик, в котором выполняется микрооперация счета С=С 1, называется суммирующим, а счетчик, реализующий мик­рооперацию С=С – 1—вычитающим. Счетчик назы­вается реверсивным, если реализуются обе микроопера­ции.

Основным параметром счетчика является модуль сче­та Кс, определяемый максимальным числом единичных сигналов, которое может быть сосчитано счетчиком. Счетчик, содержащий n двоичных разрядов, может на­ходиться в состояниях 0,1,2, ..,, 2ⁿ—1. При поступлении на вход суммирующего счетчика 2ⁿ-й единицы он перехо­дит из состояния 2ⁿ-1 в состояние 0. Таким образом, n-разрядный суммирующий двоичный счетчик имеет мо­дуль счета Кс=2ⁿ.

Счетчики характеризуются также быстродействием, которое определяется допустимой частотой входных сиг­налов и временем установки состояния счетчика.

Счетчики обычно реализуются на T-триггерах. Одна­ко для их построения могут применяться не только триг­геры со счетным входом, но и D-триггеры, JK-триггеры.

Счетчики можно классифицировать по нескольким признакам. В зависимости от направления счета разли­чаются суммирующие (с прямым счетом), вычитающие (с обратным счетом) и реверсивные (с прямым и обрат­ным счетом). По способу организации схемы переноса различаются счетчики с последовательным, параллель­ным, параллельно-последовательным переносом. В зави­симости от наличия синхронизации различаются син­хронные и асинхронные счетчики.

При маркировке для обозначения счетчика использу­ются буквы ИЕ. Конструктивно счетчики выполняются в виде совокупности интегральных схем — триггеров, со­единенных соответствующим образом, или в виде одной интегральной схемы, содержащей многоразрядный счет­чик.

В суммирующем двоичном n-разрядном счетчике, состоящем из n триггеров, реализуется счетная последовательность чисел. Эта последовательность начинается с 0. Очередное число в этой последовательности получается прибавлением единицы к предыдущему числу. После того как последо­вательность доходит до максимального числа 2ⁿ-1, она снова проходит через 0 и повторяется. В счетчике с т триггерами число возможных состояний равно 2ⁿ, мо­дуль счета Kc также равен 2ⁿ. Каждому состоянию счет­чика соответствует число в счетной последовательности от 0 до 2^n-1. Рассмотрим устройство двоичного 3-разряд­ного суммирующего счетчика. В таком счетчике можно реализовать счетную последовательность от 0 до 2³—1=7. Последовательность чисел может быть задана совокупностью 3-разрядных двоичных чисел: 000, 001, 010, 011, 100, 101, 110, 111.

Счетчик может быть реализован с использованием двухступенчатых триггеров Т со счетным входом. Схема двоичного 3-разрядного суммирующего счетчика пред­ставлена на рис. 51, а. В этой схеме исходное состоя­ние счетчика устанавливается подачей сигнала по шине «Уст. 0». Триггеры Т изменяют свое состояние с окон­чанием входного сигнала, т. е. после перехода от уровня 1 к 0. Входной сигнал по шине Со подается на счетный вход триггера 1. Работа счетчика может быть описана с помощью временной диаграммы (рис. 51, б).

Рис. 51.

До начала прихода первого сигнала счетчик находил­ся в нулевом состоянии. Это соответствует наличию уров­ня 0 на выходах Q1, Q2, Q3. С поступлением по шине Со входных сигналов на счетный вход первого триггера начинается работа счетчика. С приходом первого сигна­ла триггер 1 переходит в состояние 1 и на его выходе устанавливается уровень Q=1. Поскольку на счетных входах триггеров 2 и 3 не происходит изменения уровня с 1 на 0, эти триггеры сохраняют состояния Q2=0, Q3=0. С приходом второго сигнала триггер 1 переходит в состояние 0. В момент изменения уровня на его выхо­де с Q1=1 на уровень Q2=0 триггер 2 переходит в со­стояние 1 и на его выходе устанавливается уровень Q2=1. Состояние триггера 3 остается неизменным. Триг­гер 3 перейдет в состояние 1 лишь при поступлении на счетный вход триггера 1 четвертого по счету сигнала. При этом триггер 1перейдет из состояния1 в состоя­ние 0. Переход от состояния 1 к состоянию 0 вызовет изменение уровней от 1 к 0 на счетном входе 2. В ре­зультате триггер 2 также перейдет из состояния 1 в со­стояние 0. Такой переход повлечет за собой изменение уровня от 1 к 0 на счетном входе 3. В результате на выходе Q3 триггера 3 установится, уровень 1. При этом на выходах Q1 и Q2 триггеров 1 и 2 будут уровни 0. Следо­вательно, в счетчике будет зафиксировано число 4 в дво­ичном представлении. Это соответствует фиксации мо­мента поступления четвертого сигнала.

К моменту прихода восьмого по счету сигнала на вы­ходах триггеров Q1, Q2, Q3 будет установлен уровень 1. Поступление восьмого сигнала на счетный вход тригге­ра 1 вызовет изменение его состояния с 1 на 0. В свою очередь, изменение состояния триггера 1 вызовет изме­нение состояния триггера 2, а изменение состояния триг­гера 2 приведет к изменению состояния триггера 3. В результате все триггеры счетчика перейдут в состоя­ние 0. Счетчик будет подготовлен к cчету новой последо­вательности из восьми сигналов.

Условное изображение счетчика приведено на рис. 52.

­ Рис. 52.

Работу счетчика можно также представить как процесс суммирования предыдущего значения счетчика с единицей. Такое суммирование вы­полняется по обычным правилам выполнения операции сложения чисел в двоичной системе. При этом можно отметить следующие особенности:

1) если в младшем разряде предыдущего значения счетчика имеется 0, то суммирование изменяет лишь цифру младшего разряда на 1;

2) если в m младших разрядах содержится 1, а в (m 1)-м разряде — 0, то цифры m младших разрядов изменяются на значение 0, а в (m 1)-м разряде—на значение 1.

Рассмотренный счетчик построен на последователь­но соединенных T-триггерах. Каждый последующий раз­ряд счетчика переключается сигналом переноса, форми­руемым на выходе предыдущего разряда. Сигналы для счета подаются на вход триггера самого младшего раз­ряда. Счетчик, построенный таким образом, называется счетчиком с последовательным переносом. Из временных диаграмм (рис. 51, б) видно, что в наихудшем случае новое состояние n-разрядного счетчика устанавливается с задержкой n * t_П, где t_П — время переключения триггера.

Счетчик может быть установлен в нулевое состояние посылкой сигнала по цепи «Уст. 0». С каждым входным сигналом числовое значение в счетчике увеличивается на единицу. С приходом 2³ сигнала в счетчике устанавли­вается исходное (нулевое) состояние. В рассматривае­мой схеме счетчика процесс переносов также является последовательным. Время задержки переносов растет с ростом числа разрядов в счетчике. Это время задерж­ки ограничивает максимальную частоту подачи сигналов на вход, тем самым ограничивается быстродействие счетчика. Для уменьшения времени задержки распро­странения переносов могут использоваться счетчики с параллельным переносом (рис. 53, а).

Рис. 53.

Здесь задержка определяется только одной схемой И и не зависит от числа разрядов в счетчике. Необходимо отметить, что такой подход приводит к усложнению счет­чика, поскольку используются элементы И с большим числом входов. Кроме того, необходимость включения в схему счетчика элементов И с нарастающим от разря­да к разряду числом входов нарушает регулярность его структуры. Поэтому при построении многоразрядных счетчиков используются схемы с параллельно-последова­тельным переносом.

Схема счетчика с параллельно-последовательным пе­реносом состоит из группы триггеров, внутри каждой из которой организуется параллельный перенос, а между группами — последовательный. Счетчик, схема которого приведена на рис. 54, состоит из 4-разрядных счетчи­ков с параллельным переносом. На входе каждого тако­го счетчика включен элемент И с пятью входами. В нем формируется сигнал переноса в следующую группу при заполнении предыдущей группы триггеров единицами. Задержка в многоразрядном счетчике будет пропорцио­нальна числу групп в счетчике.

Рис. 54.

ВЫЧИТАЮЩИЕ И РЕВЕРСИВНЫЕ ДВОИЧНЫЕ СЧЕТЧИКИ

В вычитающих счетчиках с приходом очередного счетного сигнала предыдущий результат уменьшается на едини­цу. В вычитающем двоичном n-разрядном счетчике реа­лизуется счетная последовательность чисел, начиная с 2ⁿ—1 и кончая 0. Очередное число в этой последова­тельности получается вычитанием единицы из предыду­щего числа. После получения значения 0 последователь­ность повторяется. Еще одно отличие вычитающего счет­чика от суммирующего: триггер каждого последующего разряда переходит в другое состояние при сигнале зай­ма, обратном сигналу переноса в суммирующем счетчике.

Поэтому вычитающий счетчик в отличие от сумми­рующего строится так, что со входом каждого последующего триггера соединяется инверсный выход предыдущего триггера. Схема вычитающего счетчика с последовательной передачей переносов приведена на рис. 55

Рис. 55.

В реверсивном счетчике объединяются схемы сумми­рующего и вычитающего счетчиков. Кроме того, сущест­вует возможность управления направлением счетчика, для чего предусматривается дополнительное КЦУ.

В реверсивном счетчике на Т-триггерах (рис. 56, а) счетные сигналы поступают на вход T-триггера через логические элементы в случае, если они открыты еди­ничными сигналами с выходов предыдущих разрядов. Для счетных сигналов предусмотрены два входа. Если счетчик работает как суммирующий, сигналы счета сле­дует подавать на вход 1. Для вычитающего счетчика сигналы счета подаются на вход —1. На выходе счетчи­ка, обозначенном >15, сигнал появляется при переходе счетчика в состояние с номером 15, в котором все тригге­ры установлены в состояние 1. На этом выходе форми­руется сигнал переноса в следующий счетчик. На выхо­де <0 сигнал появляется при заполнении счетчика ну­лями. Это сигнал займа в следующий счетчик в схеме вычитающего счетчика. Условное обозначение реверсив­ного счетчика с двумя входами приведено на рис. 56,6.

Рис. 56.

Если требуется построить реверсивный счетчик с одним источником сигналов для счета, то необходимо преду­смотреть специальное ПЦУ для переключения на сумми­рующий 1 или вычитающий —1 входы (рис. 57).

При подаче сигнала на вход Сс RS-триггер устано­вится в единичное состояние. Сигналы счета Со будут поступать на вход 1 реверсивного счетчика, который будет работать как суммирующий. При подаче сигнала на вход Св RS-триггер установится в нулевое состояние. Сигналы счета со входа Со будут поступать на вход —1, и счетчик будет работать в режиме вычитающего счет­чика.

Рис. 57.

Используя интегральные схемы 4-разрядных счетчи­ков с выходами займа и переноса, можно строить ревер­сивные счетчики большей разрядности.

СИНХРОННЫЕ И АСИНХРОННЫЕ ДВОИЧНЫЕ СЧЕТЧИКИ

Дво­ичные счетчики, состояние триггеров которых изменяет­ся одновременно под воздействием сигнала синхрониза­ции на входах всех триггеров, получили название син­хронных. Схема синхронного счетчика со сквозным пе­реносом на T-триггерах приведена на рис. 58, а, его условное обозначение дано на рис. 58, б.

Рис. 58.

Синхронные счетчики используются в синхронных цифровых системах. Последовательностные цифровые устройства в этих системах обычно зависят друг от друга и управляются от общего источника синхросигналов. В таких условиях нужно, чтобы все триггеры во всех ПЦУ изменяли свое состояние одновременно по сигналу синхронизации, чтобы текущее состояние триггеров ис­пользовалось для определения их следующего состоя­ния. Применяемая здесь схема со сквозным переносом легко наращивается простым добавлением схемы И с двумя входами. Однако для определения значения са­мого правого входа Т n-разрядного счетчика необходи­мо время, равное времени распространения сигнала че­рез одну схему И, умноженному на п—1.

Различные схемы синхронных счетчиков были исполь­зованы при рассмотрении суммирующих и вычитающих счетчиков.

В асинхронных счетчиках синхронизирующие входы триггеров соединяются с входами соседних триггеров. Поэтому состояние триггера меняется в ответ на изме­нение состояния соседнего триггера, а не в ответ на воз­действие сигнала внешней синхронизации.

В асинхронных счетчиках волна изменений состояния распространяется по всей цепочке триггеров, в отличие от синхронных счетчиков, где происходит изменение со­стояния всех триггеров одновременно. Схема асинхрон­ного счетчика на D-триггерах с динамическим управле­нием приведена на рис. 59,а, а его условное обозначе­ние — на рис. 59, б.

Рис. 59.

В триггерах с прямым динамичес­ким входом изменение состояния осуществляется при перепаде уровня от 0 к 1. В асинхронных счетчиках с последовательным переносом вход каждого последую­щего триггера соединяется с инверсным выходом преды­дущего. Сигналы счета поступают на вход Со. С помо­щью сигнала, поступающего на вход «Уст. 0», счетчик может быть установлен в начальное состояние.

Асинхронные счетчики также были рассмотрены при описании суммирующих и вычитающих счетчиков).

Асинхронные счетчики позволяют обес­печить большую скорость счета. Объясняется это тем, что после переключения первого триггера счетчика на него можно подавать следующий сигнал, не ожидая распространения воздействия от сигнала через весь счетчик. В синхронном счетчике между сигналами на счетный вход должно проходить время, определяемое переключением одного триггера и установлением значе­ний на всех входах Т. С учетом сказанного можно отме­тить, что все типы суммирующих, вычитающих, ревер­сивных счетчиков могут быть реализованы в виде как синхронных, так и асинхронных счетчиков.